| 主权项 |
1.一种半导体记忆装置,其系包括一记忆体阵列者,该记忆体阵列包含能够储存至少1位元之资料的复数个记忆单元,该半导体记忆装置包括:一资料写入控制段,用于控制对该等复数个记忆单元的资料写入作业;一位址信号产生段,用于产生一位址信号,该位址信号系表示在复数个记忆单元之中,要将资料写入至该处之一指定记忆单元的位址;一资料读取段,用于从该指定之记忆单元读取资料;一缓冲器段,用于暂时储存要写入至该指定之记忆单元的资料;一决策段,用于判断是否将资料写入至该指定之记忆单元,以及依据该决策结果输出一第一写入信号;一资料暂存器段,用于储存藉由该第一写入信号所表示的资料,以及依据该所储存之资料来输出一第二写入信号;以及一资料写入段,用于依据该第二写入信号,将资料写入至该指定之记忆单元;其中该资料暂存器段依据该资料写入控制段所输出的一控制信号来储存该第一写入信号所表示的资料。2.如申请专利范围第1项之半导体记忆装置,其中:该资料暂存器段包含复数个暂存器,以及将该第一写入信号所表示的资料储存至一暂存器中,该暂存器系该等复数个暂存器之中相对应于该位址信号所表示之位址的暂存器。3.如申请专利范围第1项之半导体记忆装置,其中:当不需要将资料写入至该指定之记忆单元时,该资料暂存器段会将该所储存之资料校准为一指定値,以便防止将资料写入至该指定之记忆单元。4.如申请专利范围第1项之半导体记忆装置,其中:资料读取段同时从该等复数个记忆单元之中的至少两个记忆单元读取资料。5.一种半导体记忆装置,其系包括一记忆体阵列者,该记忆体阵列包含能够储存至少1位元之资料的复数个记忆单元,该半导体记忆装置包括:一资料写入控制段,用于控制对该等复数个记忆单元的资料写入作业;一位址信号产生段,用于产生一位址信号,该位址信号系表示在复数个记忆单元之中,要将资料写入至该处之一指定记忆单元的位址;一资料读取段,用于从该指定之记忆单元读取资料;一缓冲器段,用于暂时储存要写入至该指定之记忆单元的资料;以及一决策段,用于判断是否将资料写入至该指定之记忆单元;其中:该决策段输出用于更新该缓冲器段所储存之资料的回馈资料;以及该缓冲器段按照该资料写入控制段所输出的一控制信号,依据该回馈资料来更新其所储存的资料。6.如申请专利范围第5项之半导体记忆装置,其中:当不需要将资料写入至该指定之记忆单元时,该缓冲器段会将该所储存之资料更新为一指定値,以便防止将资料写入至该指定之记忆单元。7.如申请专利范围第5项之半导体记忆装置,其中:资料读取段同时从该等复数个记忆单元之中的至少两个记忆单元读取资料。8.如申请专利范围第5项之半导体记忆装置,其中:在将资料写入至该指定之记忆单元之前,会先依据该回馈资料,将该缓冲器段中所储存之资料更新为一该指定之记忆单元中所储存之资料。9.一种半导体记忆装置之资料写入方法,其系用于将资料写入至一半导体记忆装置中所包含之一记忆体阵列的方法,其中该记忆体阵列包含能够储存至少1位元之资料的复数个记忆单元,该方法包括下列步骤:产生一位址信号,该位址信号系表示在复数个记忆单元之中,要将资料写入至该处之一指定记忆单元的位址;从该指定之记忆单元读取资料;暂时储存要写入至该指定之记忆单元的资料;判断是否将资料写入至该指定之记忆单元,以及依据该决策结果输出一第一写入信号;储存藉由该第一写入信号所表示的资料,以及依据该所储存之资料来输出一第二写入信号;以及依据该第二写入信号,将资料写入至该指定之记忆单元。10.如申请专利范围第9项之半导体记忆装置之资料写入方法,进一步包括下列步骤:输出用于更新该缓冲器段所储存之资料的回馈资料之步骤;以及依据该回馈资料来更新该暂时储存之资料。图式简单说明:图1显示根据本发明一项实例之半导体记忆装置的方块图;图2显示图1所示之半导体记忆装置的资料暂存器电路;图3显示图2所示之资料暂存器电路中的暂存器单元;图4显示图2所示之资料暂存器电路中的暂存器控制电路;图5显示图1所示之半导体记忆装置之资料写入作业中之信号的时序图;图6显示图1所示之半导体记忆装置之资料写入作业的流程图;图7显示图2所示之资料暂存器电路中所包含的另一个暂存器单元;图8所示的示范性真値表,显示在资料写入作业中介于MLC快闪记忆体与二进位快闪记忆体之间的相容性。图9显示用于实现图8所示之逻辑的逻辑电路;图10显示用以说明传统半导体储存装置之临限电压分布的图表;图11显示用以说明第二传统半导体储存装置之临限电压分布的图表;图12显示用于将资料写入至第二传统半导体储存装置的演算法;图13显示第二传统半导体储存装置的记忆体阵列;图14显示第二传统半导体储存装置的结构;图15显示第三传统半导体储存装置的结构;图16显示用于将资料写入至第三传统半导体储存装置的真値表;图17显示用于实现图16所示之逻辑的示范性逻辑电路;图18显示用于将资料写入至第三传统半导体储存装置的另一真値表;图19显示用于实现图18所示之逻辑的示范性逻辑电路;图20显示第二传统半导体记忆装置之资料写入作业的流程图;以及图21显示第三传统半导体记忆装置之资料写入作业的流程图。 |
