全数位式水平同步信号锁相回路系统

摘要

一种全数位式水平同步信号锁相回路系统，包含：一数位重新取样(digital resampling)单元，根据所输入的相位差资料，重新取样数位信号以产生固定数量与正确时基(time base)的取样点；一先进先出(FIFO)储存单元，储存重新取样的时基取样点并产生与取样时脉(sampiingclock)同步的输出；一控制逻辑单元，调整先进先出储存单元内取样点输出时的时基差异；一相位检测(phasedetection)单元，检测重新取样数位信号与水平同步信号间的相位差；一低通滤波器，滤除检测所得相位差的高频杂讯；一数值控制振荡器(numerically controlledoscillator, NCO)，将通过低通滤波的相位差做数值振荡并反馈给数位重新取样单元；一线长度计数器(line lengthcounter)，计算并固定取样点数以驱动相位检测单元及控制先进先出储存单元内资料写入的位置；以及一内插滤波器(interpolation filter)，将储存于先进先出储存单元内的取样点以内插的方式产生所欲输出的取样点数。

主权项

1.一种全数位式水平同步信号锁相回路系统,包含: 一取样单元,取样输入信号; 一锁相回路单元,锁住水平同步信号并检测由该取 样单元所输入资料的相位差,根据该相位差产生一 相对应的振荡频率反馈给该取样单元做重新取样 的依据; 一储存单元,储存该取样单元所取样的资料并调整 该取样资料输出时的时基(time base)差异,其中该取 样资料的写入位置系由该锁相回路单元所控制;以 及 一输出调整单元,将储存于该储存单元内的该取样 资料以内插的方式产生所欲输出的取样资料数。 2.如申请专利范围第1项所述全数位式水平同步信 号锁相回路系统,其中上述之输出调整单元可依所 欲得到的取样资料数输出而做不同的设计改变。 3.一种全数位式水平同步信号锁相回路系统,包含: 一数位重新取样单元,重新取样输入信号并产生固 定数量的取样信号输出; 一相位检测单元,检测该取样信号与水平同步信号 间的相位差; 一低通滤波器,滤除该相位差的高频杂讯; 一数値控制振荡器,依所接收通过该低通滤波器的 该相位差做数値振荡,并将所产生的数位振荡频率 反馈到该数位重新取样单元,藉此同步该取样信号 与该水平同步信号; 一线长度计数器,接收该数値控制振荡器的信号做 取样信号的计数动作,当计数値达到一设定値时, 驱动该相位检测单元进行下一次相位检测的动作; 一先进先出储存单元,储存该数位重新取样单元所 输出的该取样信号,其中写入的位置系由该线长度 计数器所控制,并产生与取样时脉同步的输出; 一控制逻辑单元,调整该先进先出储存单元内取样 信号输出时的时基差异;以及 一内插滤波器,将储存于该先进先出储存单元内的 该取样信号以内插的方式产生所欲输出的取样信 号数,藉此,简化因取样不同取样信号数输出时所 需修改的该数位重新取样单元架构,并且同时也减 少了大量运算的要求。 4.如申请专利范围第3项所述全数位式水平同步信 号锁相回路系统,其中上述之数位重新取样单元更 包含: 一滤波器系数产生器,接收来自该数値控制振荡器 的该数位振荡频率后,以查表的方式找出所对应的 滤波器系数;以及 一数位滤波器,接收该滤波器系数并以有限频宽内 插法(bandlimited interpolation)或以线性内插法产生固 定数量的取样信号输出。 5.如申请专利范围第4项所述全数位式水平同步信 号锁相回路系统,其中上述之数位滤波器系sinc内 插滤波器。 6.如申请专利范围第3项所述全数位式水平同步信 号锁相回路系统,其中上述之相位检测单元更包含 : 一0.5MHz低通滤波器,滤除从该数位重新取样单元输 出信号的高频杂讯; 一计算与50%的相位差单元,计算该取样信号实际与 该水平同步信号的相位差;以及 一控制逻辑,根据该线长度计数器的输出値,启动 该计算与50%的相位差单元。 7.如申请专利范围第6项所述全数位式水平同步信 号锁相回路系统,其中上述之计算该取样信号实际 与该水平同步信号的相位差,在类比/数位转换器 为8位元时,NTSC系统为减去与水平同步信号下降边 缘50%点的数値32。 8.如申请专利范围第6项所述全数位式水平同步信 号锁相回路系统,其中上述之计算该取样信号实际 与该水平同步信号的相位差,在类比/数位转换器 为8位元时,PAL系统为减去与水平同步信号下降边 缘50%点的数値30。 9.如申请专利范围第3项所述全数位式水平同步信 号锁相回路系统,其中上述之固定数量的取样信号 在NTSC系统中且取样频率为27MHz时,为858个取样信号 。 10.如申请专利范围第3项所述全数位式水平同步信 号锁相回路系统,其中上述之线长度计数器的设定 値为857。 11.如申请专利范围第3项所述全数位式水平同步信 号锁相回路系统,其中上述之调整该先进先出储存 单元内取样信号输出时的时基差异,当一信号线较 长时,增加每个场的遮没区的资料以补充该取样信 号无法填满的部分。 12.如申请专利范围第11项所述全数位式水平同步 信号锁相回路系统,其中上述之调整该先进先出储 存单元内取样信号输出时的时基差异,当该信号线 较短时,减少每个场的遮没区的资料以增加该取样 信号所能使用的部分。 13.如申请专利范围第3项所述全数位式水平同步信 号锁相回路系统,其中上述之内插滤波器可依所欲 得到的取样信号数输出而做不同的设计改变。 14.一种全数位式水平同步信号锁相回路方法,包含 : 检测水平同步信号与取样信号间的相位差,其中, 包括滤除该相位差的高频杂讯及计算实际与该水 平同步信号下降边缘50%点的相位差; 根据所得的该实际相位差重新取样数位信号,其中 ,该实际相位差系以数位振荡频率的方式反馈给取 样单元,再由该取样单元产生相对应相位且固定数 量的取样信号输出; 储存所重新取样的数位信号并在输出时调整时基 差异;以及 内插控制输出重新取样的数位信号,藉以取得不同 频率的输出。 15.如申请专利范围第14项所述全数位式水平同步 信号锁相回路方法,其中上述之产生相对应固定数 量的取样信号输出更包括: 以查表的方式找出该数位振荡频率所对应的滤波 器系数;以及 以该滤波器系数作有限频宽内插法或线性内插法 内差的方式输出该固定数量的取样信号。 16.如申请专利范围第14项所述全数位式水平同步 信号锁相回路方法,其中上述之在输出时调整时基 差异,当一信号线较长时,增加每个场的遮没区的 资料以补充该取样信号无法填满的部分。 17.如申请专利范围第16项所述全数位式水平同步 信号锁相回路方法,其中上述之在输出时调整时基 差异,当该信号线较短时,减少每个场的遮没区的 资料以增加该取样信号所能使用的部分。 18.如申请专利范围第14项所述全数位式水平同步 信号锁相回路方法,其中上述之内插控制输出可依 所欲得到的取样信号数输出而做不同的设计改变 。 图式简单说明: 第一图系习知技艺中混合模式信号处理的概略方 块图; 第二图系本发明之一较佳实施例的系统方块图; 第三A图系第二图中数位重新取样单元的进阶方块 图; 第三B图系第二图中相位检测单元的进阶方块图; 以及 第四图系本发明之一较佳实施例的处理流程图。