| 主权项 |
1.一种防止钨插塞腐蚀的方法,该方法包括: 提供形成于一基底中的一钨插塞,该钨插塞系与该 基底上的一导线耦接; 利用一除电装置处理该基底;以及 进行一湿式清洁步骤。 2.如申请专利范围第1项所述之防止钨插塞腐蚀的 方法,其中该除电装置系实质上去除累积于该导线 表面上的电荷。 3.如申请专利范围第1项所述之防止钨插塞腐蚀的 方法,其中该除电装置包括电离器。 4.如申请专利范围第1项所述之防止钨插塞腐蚀的 方法,其中利用该除电装置处理该基底之时间包括 3~6分钟左右。 5.如申请专利范围第1项所述之防止钨插塞腐蚀的 方法,其中该导线为铝合金导线。 6.如申请专利范围第1项所述之防止钨插塞腐蚀的 方法,其中该导线为铜导线或铜合金导线。 7.如申请专利范围第1项所述之防止钨插塞腐蚀的 方法,其中该除电装置系设置于蚀刻装置的晶圆装 载/卸载区。 8.如申请专利范围第1项所述之防止钨插塞腐蚀的 方法,其中该除电装置系设置于氮气室中。 9.一种半导体元件之制造方法,该方法包括: 提供一基底,该基底中已形成有一钨插塞; 于该基底上形成一金属层; 于该金属层上形成一图案化光阻层; 以该图案化光阻层为罩幕,蚀刻该金属层以形成一 导线,该导线并未完全覆盖该钨插塞; 利用一除电装置处理该基底;以及 移除该图案化光阻层。 10.如申请专利范围第9项所述之半导体元件之制造 方法,其中该除电装置系实质上去除累积于该导线 与该图案化光阻层表面上的电荷。 11.如申请专利范围第9项所述之半导体元件之制造 方法,其中该除电装置包括电离器。 12.如申请专利范围第9项所述之半导体元件之制造 方法,其中利用该除电装置处理该基底之时间包括 3~6分钟左右。 13.如申请专利范围第9项所述之半导体元件之制造 方法,其中该导线为铝合金导线。 14.如申请专利范围第9项所述之半导体元件之制造 方法,其中该导线为铜导线或铜合金导线。 15.如申请专利范围第9项所述之半导体元件之制造 方法,其中该除电装置系设置于蚀刻装置的晶圆装 载/卸载区。 16.如申请专利范围第9项所述之半导体元件之制造 方法,其中该除电装置系设置于氮气储柜中。 17.如申请专利范围第9项所述之半导体元件之制造 方法,其中移除该图案化光阻层之步骤包括: 以氧电浆灰化该图案化光阻层;以及 进行一湿式清洁步骤移除残留于该基底表面之光 阻与高分子残留物。 18.一种金属内连线之制造方法,该方法包括: 提供一基底,该基底中以形成有一钨插塞; 于该基底上形成一金属层; 于该金属层上形成一图案化光阻层; 以该图案化光阻层为罩幕,蚀刻该金属层以形成一 导线,该导线并未完全覆盖该钨插塞; 以氧电浆灰化该图案化光阻层; 利用一除电装置处理该基底;以及 进行一湿式清洁步骤。 19.如申请专利范围第18项所述之金属内连线之制 造方法,其中该除电装置系实质上去除累积于该导 线与该图案化光阻层表面上的电荷。 20.如申请专利范围第18项所述之金属内连线之制 造方法,其中该除电装置包括电离器。 21.如申请专利范围第18项所述之金属内连线之制 造方法,其中利用该除电装置处理该基底之时间包 括3~6分钟左右。 22.如申请专利范围第18项所述之金属内连线之制 造方法,其中该导线为铝合金导线。 23.如申请专利范围第18项所述之金属内连线之制 造方法,其中该导线为铜导线或铜合金导线。 24.如申请专利范围第18项所述之金属内连线之制 造方法,其中该除电装置系设置于蚀刻装置的晶圆 装载/卸载区。 25.如申请专利范围第18项所述之金属内连线之制 造方法,其中该除电装置系设置于氮气储柜中。 图式简单说明: 第1A图至第1B图为习知一种金属内连线之制程剖面 图;以及 第2A图至第2D图为本发明较佳实施例之一种金属内 连线之制程剖面图。 |
