| 主权项 |
1.一种先进先出(FIFO)记忆体系统,包含: 一第一多工器,其具有一第一资料输入端、一第二 资料输入端、一资料输出端及一控制端; 一第一FIFO记忆体,其具有复数个登录,该复数个登 录各具有一连接该第一多工器资料输出端之输入 端; 一第二多工器,其具有一连接至第一多工器的第一 资料输入端之第一资料输入端,一连接至第一多工 器的第二资料输入端之第二资料输入端,一资料输 出端,及一控制端; 一第二FIFO记忆体,其具有复数个登录,该复数个登 录各具有一连接该第二多工器资料输出端之输入 端;及 一写入控制逻辑电路,其用于提供写入控制信号至 各个第一及第二多工器的控制端,交替地将在第一 或第二资料输入所接收的资料写入至该第一及第 二FIFO记忆体。 2.如申请专利范围第1项之先进先出记忆体系统,尚 包含一同步登录逻辑电路,被连接至该写入控制逻 辑电路,用于引发该写入控制逻辑电路同时写入资 料至第一及第二FIFO记忆体以回应接收第一资料形 式之第一及第二资料资料输入。 3.如申请专利范围第1项之先进先出记忆体系统,尚 包含: 一第三多工器,其具有一连接第一FIFO记忆体的各 个复数个登录的资料输出端之第一资料输入端,一 连接第二FIFO记忆体的复数个登录的资料输出端之 第二资料输入端,及一控制端; 一第四多工器,其具有连接第一FIFO记忆体的各个 复数个登录的资料输出端之第一资料输入端,一连 接第二FIFO记忆体的复数个登录的资料输出端之第 二资料输入端,及一控制端;及 一读取控制逻辑电路,用于提供一读取控制信号至 第三及第四多工器,读取控制逻辑用于引发资料以 与资料被写入的相同顺序自该第一及第二FIFO记忆 体被读取。 4.如申请专利范围第1项之先进先出记忆体系统,其 中该资料的特征是一即时除错讯息。 5.如申请专利范围第1项之先进先出记忆体系统,尚 包含: 一第一计数器,用于连续地指向第一FIFO记忆体的 复数个登录的各个登录,同时写入资料至第一FIFO 记忆体;及 一第二计数器,用于连续地指向第二FIFO记忆体的 复数个登录的各个登录,同时写入资料至第二FIFO 记忆体。 6.如申请专利范围第1项之先进先出记忆体系统,其 中该写入控制逻辑电路包含: 一反向器,其具有一输入端及一输出端;及 一正反器,其具有一连接该反向器的输出端之输入 端,及一连接该反向器的输入端之输出端,该正反 器的输出端用于提供一写入控制信号。 7.一种用于传送一先进先出(FIFO)记忆体系统之方 法,该FIFO记忆体系统具有第一FIFO记忆体及第二FIFO 记忆体,第一FIFO记忆体及第二FIFO记忆体各具有复 数个登录,该第一FIFO记忆体的复数个登录的各个 登录的一输入端被连接至第一多工器的一输出端, 且该第二FIFO记忆体的复数个登录的各个登录的一 输入端被连接至第二多工器的一输出端,该方法包 含下列步骤: 在第一多工器的第一输入端及第二多工器的第一 输入端接收资料; 在第一多工器的第二输入端及第二多工器的第二 输入端接收资料;且 交替地将来自第一及第二多工器的输出端之资料 写入第一及第二FIFO记忆体。 8.如申请专利范围第7项之方法,其中该资料以连续 登录对应增加的第一及第二计数器被储存在第一 及第二FIFO记忆体,第一计数器对应第一FIFO记忆体 且第二计数器对应第二FIFO记忆体。 9.如申请专利范围第7项之方法,其中在交替写入的 步骤中,当资料是第一资料型态时该资料系从第一 及第二多工器的输出端被写入至第一及第二FIFO记 忆体。 10.如申请专利范围第7项之方法,尚包含当资料是 第二资料形态时同步将来自第一及第二多工器的 输出端之资料写入第一及第二FIFO记忆体的步骤。 图式简单说明: 图1是以方块图说明一种根据本发明一实施例之先 进先出记忆体系统;且 图2是以方块图说明图1之先进先出记忆体系统的 更进一步细节。 |
