40位带舍入功能的快速累加累减器电路实现结构

摘要

一种40位带舍入功能的快速累加累减器电路实现结构，包括一加法压缩模块用于将两个输入操作数中的高25位和一位舍入操作数压缩成两个25位操作数供加法器运算；一减法压缩模块用于将两个输入操作数中的高25位和一位舍入操作数压缩成两个25位操作数，供减法器运算；一加法运算模块用于将加法压缩模块输出的两个25位操作数累加；一减法运算模块用于将减法压缩器模块输出的两个25位操作数累减；一15位加法器用于将40位操作数中的低15位进行累加运算；一15位减法器用于将40位操作数中的低15位进行累减运算；一40位运算结果选择多选器，用于对分别由加法运算模块和减法运算模块输出的两个40位操作数进行选择作为最终结果送出。

主权项

1、一种40位带舍入功能的快速累加累减器电路实现结构，其特征在于，其中包括：一加法压缩模块，用于将两个输入操作数中的高25位和一位舍入操作数压缩成两个25位操作数，供加法器运算；一减法压缩模块，用于将两个输入操作数中的高25位和一位舍入操作数压缩成两个25位操作数，供减法器运算；一加法运算模块，用于将加法压缩模块输出的两个25位操作数累加；一减法运算模块，用于将减法压缩器模块输出的两个25位操作数累减；一15位加法器，用于将40位操作数中的低15位进行累加运算；一15位减法器，用于将40位操作数中的低15位进行累减运算；一40位运算结果选择多选器，用于对分别由加法运算模块和减法运算模块输出的两个40位操作数进行选择，作为最终结果送出。