| 摘要 |
本发明系揭示一种关于向目标电路选择性地施加时脉信号之测试方法。在一示范性具体实施例(300)中，对一目标电路332进行延迟错误之分析，该目标电路具有的逻辑电路可回应一具有至少一时脉周期之操作时脉信号308而处理资料。向该逻辑电路施加测试信号，同时使用一具有数个于该操作时脉308的至少一时脉周期内，当其出现的时脉状态过渡之高速测试时脉309对该逻辑电路计时。对该逻辑电路之一输出的状态进行分析(例如受到电路中延迟的影响)。延迟错误系作为该逻辑电路之该输出的状态中一差异而侦测出。藉此方法，使用以一般(例如较慢)速度操作的传统型测试器340，同时以较高速度选择性地计时该电路之已选定部分侦测出其中与速度相关的错误来测试电路。 |
