| 主权项 |
1.一种半导体装置,系包含有:像素区,用以形成一或多数像素;及记忆元件区,系用以形成可记忆来自前述像素之输出信号之一或多数记忆元件者;使与前述记忆元件相连线之位元线及与前述像素相连线之部分布线结构系藉同一步骤所形成者。且,至少使前述记忆元件之位元线与前述像素之部分布线结构藉同一步骤形成者。2.如申请专利范围第1项之半导体装置,其中前述记忆元件系具有业经粗糙面化之表面形状者。3.如申请专利范围第2项之半导体装置,其中前述记忆元件为堆叠型电容器。4.如申请专利范围第1项之半导体装置,其中前述记忆元件为沟槽型电容器。5.如申请专利范围第1项之半导体装置,其中前述记忆元件为快闪式记忆体胞元。6.如申请专利范围第1项之半导体装置,其中前述像素系包含有:成像元件,及,用以暂时保持以前述成像元件所生成之电荷之记忆部;与前述记忆部相连接之前述布线结构系藉与前述位元线同一步骤而形成者。7.如申请专利范围第6项之半导体装置,其中前述像素系进而包含有:用以切换由前述成像元件传送至前述记忆部之电荷之传送动作之转移电晶体;与前述转移电晶体之闸极相连接之前述布线结构系藉与前述位元线同一步骤而形成者。8.如申请专利范围第1项之半导体装置,其更具有一用以调整朝前述像素供给之电压之像素用保险丝。9.如申请专利范围第8项之半导体装置,其更具有一用以调整朝前述记忆元件供给之电压之记忆元件用保险丝;前述像素用保险丝及前述记忆元件用保险丝系藉同一步骤而形成者。10.如申请专利范围第1项之半导体装置,其系更包含有一内部电压产生电路,俾共同产生可各朝前述像素及前述记忆元件之电压者。11.如申请专利范围第10项之半导体装置,其中前述像素系包含有重设电晶体,该重设电晶体系用以至少重设于前述记忆体所保持之电荷量者;前述内部电压产生电路,系用以令一负压作为前述重设电晶体处于关闭状态时之闸极电压,朝前述重设电晶体供给者。12.如申请专利范围第11项之半导体装置,其中该内部电压产生电路,系将前述记忆元件用之字元线负重设电压作为前述重设电晶体在关闭状态时之闸极电压,而朝前述重设电晶体供给者。13.如申请专利范围第1项之半导体装置,其系将来自前述记忆元件所储存之前述多数像素之全部输出信号中的一部分输出于该半导体装置之外部,随后有指令时,即由前述记忆元件,将前述全部输出信号输出于该半导体装置之外部。14.如申请专利范围第1项之半导体装置,其系更具有一信号读出机构,俾读出来自配置成矩阵状之前述多数像素之输出信号;该信号读出机构系包含有:配置于奇数列之像素用第1信号读出部,及,配置于偶数列之像素用第2信号读出部。15.如申请专利范围第14项之半导体装置,其中前述第1信号读出部及前述第2信号读出部系各具有一对应于用以取得前述各像素之色彩信号种类的个数之信号读出电路。16.一种成像装置,其系具有一或多数像素;该像素系包含有:成像元件,及,重设电晶体,系作为可暂时保持以前述成像元件所生成之电荷之记忆部,俾使一方之掺杂物扩散层作动者;藉将一较施加于前述重设电晶体之闸极的施加电压减去前述重设电晶体之阈値电压之値还低之电压,暂时施加于前述重设电晶体之另一方掺杂物扩散层后,再对前述另一方掺杂物扩散层施加一与前述闸极之施加电压略同位准之电压,俾重设前述记忆部所储存之电荷量者。17.如申请专利范围第16项之成像装置,其中前述信号读出机构,系用以将来自前述多数像素之输出信号经由CDS(相关双重取样)而读出者。18.如申请专利范围第17项之成像装置,其更包含有:一内部电压产生电路,系用以产生可向前述像素供给之电压者;及一行选择电路,系用以于配置成矩阵状之多数前述像素中就每一行选择像素,该像素为经由前述信号读出机构读出信号之对象,且,可控制由前述内部电压产生电路向前述像素供给之电压値;前述像素系更具有转移电晶体,俾切换由前述成像元件传送到前述记忆体之电荷的传送动作者;连接于前述转移电晶体之闸极之信号线系与前述内部电压产生电路相连接,并配置于前述像素群之列方向;连接于前述重设电晶体之闸极之信号线系与前述行选择电路相连接,并配置于前述像素群之行方向。19.一种半导体装置之制造方法,该半导体装置系包含有:像素区,用以形成一或多数像素;及,记忆元件区,系用以形成可记忆来自前述像素之输出信号之一或多数记忆元件者;且,至少将前述记忆元件之位元线与前述像素之部分布线结构以同一步骤形成者。20.如申请专利范围第19项之半导体装置之制造方法,其系将前述记忆元件之表面施行粗糙面化者。21.如申请专利范围第19项之半导体装置之制造方法,其中前述像素系包含有:成像元件、及用以保持暂时储存以前述成像元件所生成之电荷之记忆部;而,藉与前述位元线同一之制程形成与前述记忆部相连接之布线结构者。22.如申请专利范围第21项之半导体装置之制造方法,其中该像素更具有一用以切换由前述成像元件传送到前述记忆部之电荷之传送动作之转移电晶体;藉与前述位元线同一之制程形成与前述转移电晶体之闸极相连接之布线结构者。23.如申请专利范围第19项之半导体装置之制造方法,藉此方法进而形成用以调整供给前述像素之电压之像素用保险丝。24.如申请专利范围第23项之半导体装置之制造方法,藉此方法,使用以调整朝前述记忆元件供给之电压之记忆元件用保险丝及前述像素用保险丝以同一步骤形成者。图式简单说明:第1A、1B图系用以将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第2A、2B图系接于第1A、1B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第3A、3B图系接于第2A、2B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第4A、4B图系接于第3A、3B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第5A、5B图系接于第4A、4B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第6A、6B图系接于第5A、5B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第7A、7B图系接于第6A、6B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第8A、8B图系接于第7A、7B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第9A、9B图系接于第8A、8B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第10A、10B图系接于第9A、9B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第11A、11B图系接于第10A、10B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第12A、12B图系接于第11A、11B图,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第13图系接于第12A、12B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第14图系接于第12A、12B图,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第15图系接于第12A、12B图之后,将本发明第1实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第16图系本发明第1实施形态之DRAM混置型CMOS影像感测器之像素形成区之平面结构图。第17图系本发明第1实施形态之DRAM混置型CMOS影像感测器之像素形成区之平面结构图。第18图系本发明第1实施形态之DRAM混置型CMOS影像感测器之像素形成区之平面结构图。第19图系本发明第1实施形态之DRAM混置型CMOS影像感测器之像素形成区之平面结构图。第20图系适用于本发明第1实施形态之DRAM混置型CMOS影像感测器之堆叠型DRAM之平面结构图。第21A、21B图系用以将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第22A、22B图系接于第21A、21B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第23A、23B图系接于第22A、22B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第24A、24B图系接于第23A、23B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第25A、25B图系接于第24A、24B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第26A、26B图系接于第25A、25B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第27A、27B图系接于第26A、26B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第28A、28B图系接于第27A、27B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第29图系接于第28A、28B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第30图系接于第28A、28B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第31图系接于第28A、28B图之后,将本发明第2实施形态之DRAM混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第32A、32B图系一概略剖视图;用以将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示者。第33A、33B图系接于第32A、32B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第34A、34B图系接于第33A、33B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第35A、35B图系接于第34A、34B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第36A、36B图系接于第35A、35B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第37A、37B图系接于第36A、36B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第38A、38B图系接于第37A、37B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第39A、39B图系接于第38A、38B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第40A、40B图系接于第39A、39B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第41图系接于第40A、40B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第42图系接于第40A、40B图之后,将本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之制造方法以步骤顺序表示之概略剖视图。第43图系适用于本发明第2实施形态之DRAM混置型CMOS影像感测器之沟槽电容器型DRAM之平面结构图。第44图系本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之像素形成区之平面结构图。第45图系本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之像素形成区之平面结构图。第46图系本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之像素形成区之平面结构图。第47图系本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之像素形成区之平面结构图。第48图系适用于本发明第3实施形态之快闪式记忆体混置型CMOS影像感测器之快闪式记忆体之平面结构图。第49图系DRAM混置型CMOS影像感测器之平面结构之概略示意图。第50图系4电晶体型像素之光二极体迄至重设(reset)电晶体之剖面结构之模式图。第51图系4电晶体型像素之光二极体迄至重设(reset)电晶体之位能状态之示意图。第52图系4电晶体型像素之等效电路图。第53图系3电晶体型像素之等效电路图。第54图系可作重设电压VR调整之保险丝(熔丝)之一结构例之示意图。第55图系DRAM混置型CMOS影像感测器之另一平面结构例之概略示意图。第56图系通常的一次快门动作之模式示意图。第57图系本发明一实施形态之DRAM混置型CMOS影像感测器或快闪式记忆体混置型CMOS影像感测器之一次快门动作之模式示意图。第58图系显示用以实现第57图所示之一次快门动作之电路结构例之图。第59A、59B图系电压信号之读出动作之模式示意图。第60图系用以说明对于本发明实施形态之重设动作之比较例之图。第61图系用以说明对于本发明实施形态之重设动作之比较例之图。第62A、62B图系用以说明对于本发明一实施形态之重设动作之图。第63图系显示可实现第62A、62B所示之重设动作之4电晶体型像素之像素阵列之概略平面图。第64图系可适用于本发明一实施形态之半导体装置之保险丝之另一结构例之示意图。第65图系用以说明由于光二极体之聚光不足所造成之灵敏度降低之图。 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