发明名称 制造电路板之方法
摘要 一种制造电路板之方法,可以防止一芯基板变形、确保其尺寸与高度集中性的电线图案,以实现紧致与高效能之半导体装置。本发明之制造电路板之方法包含以下步骤:藉一积层制程在一芯基板上形成一多层本体,其中在以一绝缘层绝缘之不同层上的电线图案系电气连接;及使该多层本体与该芯基板分离。一金属层系以真空黏着在该芯基板上,该多层本体系藉由该积层制程形成在该金属层上且藉由破坏在该芯基板与该金属层之间的真空状态而和该金属层一起与该芯基板分开。
申请公布号 TWI228957 申请公布日期 2005.03.01
申请号 TW092136864 申请日期 2003.12.25
申请人 富士通股份有限公司 发明人 首藤贵志;柏武文;高野宪治;饭田宪司;阿部健一郎
分类号 H05K3/00;H01L21/00 主分类号 H05K3/00
代理机构 代理人 恽轶群 台北市松山区南京东路3段248号7楼;陈文郎 台北市松山区南京东路3段248号7楼
主权项 1.一种制造电路板之方法,包含以下步骤: 藉一积层制程在一芯基板上形成一多层本体,其中 在以一绝缘层绝缘之不同层上的电线图案系电气 连接;及 使该多层本体与该芯基板分离, 其中一金属层系以真空黏着在该芯基板上, 该多层本体系藉由该积层制程形成在该金属层上, 且 该多层本体藉由破坏在该芯基板与该金属层之间 的真空状态而和该金属层一起与该芯基板分开。 2.一种制造电路板之方法,包含以下步骤: 藉一积层制程在一芯基板上形成一多层本体,其中 在以一绝缘层绝缘之不同层上的电线图案系电气 连接;及 使该多层本体与该芯基板分离, 其中一第一金属层系黏着在该芯基板上, 一第二金属层系真空黏着于该第一金属层上, 该多层本体系藉由积层制程而形成在该第二金属 层上,且 该多层本体系藉由破坏在该第一金属层与该第二 金属层之间的真空状态而和第二金属层一起与该 芯基板分离。 3.如申请专利范围第2项之方法, 其中该第二金属层系比该第一金属层宽,且 真空黏着于该第一金属层上之第二金属层的外缘 系黏着在该芯基板上,并且 该多层本体与该芯基板可以在稍微由该第一金属 层之外缘稍微向内偏移处切割,以破坏在该第一金 属层与该第二金属层之间的真空状态,藉此,该多 层本体和该第二金属层一起与该芯基板分离。 4.一种制造电路板之方法,包含以下步骤: 藉一积层制程在一芯基板上形成一多层本体,其中 在以一绝缘层绝缘之不同层上的电线图案系电气 连接; 使该多层本体与该芯基板分离;及 对已分离之多层本体进行一预定处理。 图式简单说明: 第1A-1C图是显示在一芯基板之两表面上形成电线 图案之步骤的说明图; 第2图是一黏着部份之放大图,其中黏着有一黏着 层、一第一金属层与一第二金属层; 第3A-3C图系显示使多数多层本体与该芯基板分离 之说明图; 第4A-4D图系显示形成其表面涂布有焊料抗蚀剂之 电路板之步骤的说明图; 第5A-5C图系显示形成其表面未涂布有焊料抗蚀剂 之电路板之步骤的说明图; 第6A-6D图系显示形成电线图案之另一例之步骤的 说明图; 第7A-7F图系显示形成其表面涂布有焊料抗蚀剂之 另一例之步骤的说明图;及 第8A-8F与9A-9D图系显示制造印刷电路板之习知方法 的说明图。
地址 日本