| 主权项 |
1.一种用以输入同步半导体记忆体装置之方法,该方法包含步骤有:接收一指示信号用以指示资料传输;接收一资料选通信号回应指示信号;以及输入与闩锁资料来回应资料选通信号的触发。2.如申请专利范围第1项之方法,其中指示信号于一个包含资料有效区间之预定时间间隔里起动。3.如申请专利范围第2项之方法,其中资料选通信号于指示信号起动区间里被触发。4.如申请专利范围第1项之方法,其中指示信号同时与第一有效资料被起动,并且与最后有效资料同时被停用。5.如申请专利范围第1项之方法,其中指示信号与资料选通信号由控制半导体记忆体装置的记忆体控制器产生。6.一种用以输出同步半导体记忆体装置之方法,该方法包含步骤有:产生与输出一指示信号用以指示输出资料;产生与输出一资料选通信号;以及使资料与资料选通信号同步,并且输出资料。7.如申请专利范围第6项之方法,其中指示信号于一个包含资料有效区间之预定时间间隔里被起动。8.如申请专利范围第7项之方法,其中资料选通信号于指示信号起动区间里被触发。9.如申请专利范围第6项之方法,其中指示信号同时与第一有效资料被起动,并且与最后有效资料同时被停用。10.如申请专利范围第6项之方法,其中指示信号,资料选通信号与资料传输到控制半导体记忆体装置的记忆体控制器。11.一种用以输入同步半导体记忆体装置之电路,该电路包含步骤有:指示信号输入缓冲电路接收一指示信号,用以指示资料传输;资料选通信号输入缓冲电路接收一资料选通信号回应指示信号输入缓冲电路的输出信号;以及资料输入与闩锁电路,用以输入与闩锁资料来回应资料选通信号输入缓冲电路的触发。12.如申请专利范围第11项之电路,其中指示信号于一个包含资料有效区间之预定时间间隔里被起动。13.如申请专利范围第12项之电路,其中资料选通信号于指示信号起动区间里被触发。14.如申请专利范围第11项之电路,其中指示信号同时与第一有效资料被起动,并且与最后有效资料同时被停用。15.如申请专利范围第11项之电路,其中指示信号与资料选通信号由控制半导体记忆体装置的记忆体控制器产生。16.一种用以输出同步半导体记忆体装置之电路,此电路包含步骤有:指示信号产生与输出电路,用以产生与输出指示信号指示输出资料;资料选通信号产生与输出电路,用以产生与输出资料选通信号;以及资料闩锁与输出电路,用以使资料与资料选通信号同步与输出资料。17.如申请专利范围第16项之电路,其中指示信号于一个包含资料有效区间之预定时间间隔里被起动。18.如申请专利范围第17项之电路,其中资料选通信号于指示信号起动区间里被触发。19.如申请专利范围第16项之电路,其中指示信号同时与第一有效资料被起动,并且与最后有效资料同时被停用。20.如申请专利范围第16项之电路,其中指示信号,资料选通信号与资料被传输到控制半导体记忆体装置的记忆体控制器。21.一种系统,包含:产生系统时钟之时钟驱动器;半导体记忆体装置的操作来回应系统时钟;以及记忆体控制器的操作来回应系统时钟,与控制半导体记忆体装置以及和半导体记忆体装置交换资料;以及其中记忆体控制器产生第一指示信号,用以指示写入资料传输,第一资料选通信号与写入资料,并且半导体记忆体装置接收第一指示信号,第一资料选通信号来回应第一指示信号,以及写入操作期间,输入所写资料来回应第一资料选通信号之触发;以及其中记忆体控制器产生第二指示信号,用以指示读取资料的输出,第二资料选通信号与读取资料,并且记忆体控制器接收第二指示信号,第二资料选通信号来回应第二指示信号,以及读取操作期间,输入所读取资料来回应第二资料选通信号之触发。22.如申请专利范围第21项之系统,其中第一指示信号于一个包含所写资料有效区间之预定时间间隔里被起动。23.如申请专利范围第22项之系统,其中第一资料选通信号于第一指示信号起动区间里被触发。24.如申请专利范围第21项之系统,其中第一指示信号同时与第一写入之有效资料被起动,并且与最后写入之有效资料同时被停用。25.如申请专利范围第21项之系统,其中第二指示信号于一个包含所读取资料有效区间之预定时间间隔里被起动。26.如申请专利范围第22项之系统,其中第二资料选通信号于第二指示信号起动区间里被触发。27.如申请专利范围第21项之系统,其中第二指示信号同时与第一读取之有效资料被起动,并且与最后读取之有效资料同时被停用。图式简单说明:图1为一使用传统DDR同步DRAM系统之概要示意图;图2为一输入时钟示意图,展列一种方法用以输入传统DDR同步DRAM系统之资料;图3为一输出时钟示意图,展列一种方法用以输出传统DDR同步DRAM系统之资料;图4为一使用根据本发明所提DDR同步DRAM之系统的概要示意图;图5为一输入时钟示意图,展列一种方法用以输入根据本发明所提DDR同步DRAM之系统的资料;图6为一输出时钟示意图,展列一种方法用以输出根据本发明所提DDR同步DRAM之系统的资料;图7为一种电路,用以输入根据本发明所提DDR同步DRAM之系统的资料;及图8为一种电路,用以输出根据本发明所提DDR同步DRAM之系统的资料。 |
