| 主权项 |
1.一种缓冲电路,包括:一垫片;一静电放电(ESD)检测电路,连接至该垫片以检测该垫片上有无ESD;以及一第一电路,连接至该垫片及ESD检测电路,并可连接至一第一电位以对垫片上之ESD放电,第一电路包含多个堆叠式金属一氧化物一半导体(MOS)电晶体,其中ESD检测电路在正常操作情况下提供至少一第一信号至第一电路,并且于ESD检测电路检测出垫片上有ESD时,提供至少一第二信号至第一电路。2.如申请专利范围第1项之电路,其中之垫片为耐高压输入垫片。3.如申请专利范围第1项之电路,其中之第一电位为接地。4.如申请专利范围第1项之电路,其中之第一电位为VDD。5.如申请专利范围第1项之电路,其中之ESD检测电路包含一反相器。6.如申请专利范围第1项之电路,另包括一连接至该垫片之电容器,该电容器将ESD耦合至ESD检测电路。7.如申请专利范围第1项之电路,另包括一电晶体,其具有一基体连接至第一电路以及具有一电容器连接于垫片与电晶体基体之间,而ESD系经由该电容器与电晶体耦合至第一电路。8.如申请专利范围第1项之电路,其中之第一信号关闭第一电路,而第二信号则开启第一电路。9.如申请专利范围第1项之电路,其中之多个堆叠式MOS电晶体包含两个连接至ESD检测电路之MOS电晶体。10.如申请专利范围第1项之电路,其中第一信号与第二信号耦合至多个堆叠式MOS电晶体之其中一个的闸极,且第一信号之电压位准低于该其中一个堆叠式MOS电晶体之临界电压,而第二信号之电压位准高于该其中一个堆叠式MOS电晶体之临界电压。11.如申请专利范围第1项之电路,其中之多个堆叠式MOS电晶体形成一寄生式横向双载子接面电晶体(LBJT),且第一信号与第二信号耦合至多个堆叠式MOS电晶体之其中一个的基体,又第二信号为基体触发之电流信号,在ESD检测电路检测出垫片上有ESD时,将LBJT予以开启。12.如申请专利范围第1项之电路,另包括一连接至该垫片之驱动电路,该驱动电路包含多个堆叠式NMOS电晶体。13.如申请专利范围第1项之电路,其中之第一电路另包含一PMOS电晶体连接至该等堆叠式NMOS电晶体,且第一电路亦为一驱动器电路。14.如申请专利范围第1项之电路,另包括一箝位电路于第一电位与一第二电位间提供一条ESD放电路径,其中之ESD检测电路经由一逻辑电路连接至箝位电路以触发该箝位电路来对ESD放电。15.如申请专利范围第14项之电路,其中之箝位电路包含一连接至该逻辑电路之MMOS电晶体。16.如申请专利范围第14项之电路,其中之箝位电路包含一连接至该逻辑电路之PMOS电晶体。17.如申请专利范围第14项之电路,其中之箝位电路包含一连接至该逻辑电路之场氧化物元件(FOD)。18.如申请专利范围第14项之电路,其中之逻辑电路包含一反相器连接于ESD检测电路与箝位电路之间。19.一种缓冲电路,包括:一垫片;一静电放电(ESD)检测电路,连接至该垫片以检测该垫片上有无ESD;以及一ESD放电电路,连接至该垫片并且可连接至一第一电位以将垫片上之ESD予以放电,该ESD放电电路包含一第一场氧化物元件(FOD),其中ESD检测电路在缓冲电路之正常操作情况下提供至少一第一信号至ESD放电电路,并且于ESD检测电路检测出垫片上有ESD时,提供至少一第二信号至ESD放电电路。20.如申请专利范围第19项之电路,另包括一连接至该垫片之电容器,该电容器将ESD耦合至ESD检测电路。21.如申请专利范围第19项之电路,另包括一电晶体,其具有一基体连接至第一电路以及具有一电容器连接于垫片与电晶体基体之间,而ESD系经由该电容器与电晶体耦合至第一电路。22.如申请专利范围第19项之电路,其中之ESD检测电路连接至第一FOD之基体以提供该第一及第二信号至第一FOD之基体,且其中当ESD检测电路检测出垫上有ESD时,该ESD经由第一FOD予以放电。23.如申请专利范围第19项之电路,其中之第一FOD包含一寄生式横向双载子接面电晶体(LBJT),该LBJT于ESD检测电路检测出垫片上有ESD时开启。24.如申请专利范围第19项之电路,另包括一可连接于第一电位与一第二电位之箝位电路,该箝位电路于第一及第二电位间提供一条ESD放电路径。25.如申请专利范围第19项之电路,另包括一箝位电路,该箝位电路包含一电晶体,而该ESD检测电路经由一逻辑电路连接至该电晶体之闸极或基体。26.如申请专利范围第19项之电路,另包括一箝位电路,该箝位电路包含一第二FOD,而该ESD检测电路经由一逻辑电路连接至第二FOD之基体。27.一种可连接至一第一电位与一第二电位之积体电路(IC),包括:至少一静电放电(ESD)防护电路,每一ESD防护电路包含:一垫片;一ESD检测电路,连接至该垫片以检测该垫片上有无ESD;以及一第一箝位电路,连接至该垫片及ESD检测电路以将ESD放电至该第一电位,其中ESD检测电路于该IC之正常操作情况下提供至少一第一信号至第一箝位电路,并且于ESD发生时,提供至少一第二信号至第一箝位电路以触发第一箝位电路将ESD放电至第一电位;以及一第二箝位电路,可连接至第一与第二电位以于第一与第二电位之间提供一条ESD放电路径,其中该每一ESD防护电路之ESD检测电路经由一逻辑电路连接至第二箝位电路。28.如申请专利范围第27项之电路,其中第一信号之电压位准低于第二信号之电压位准。29.如申请专利范围第27项之电路,其中第二箝位电路包含多个堆叠式NMOS电晶体,且第一及第二信号耦合至该等堆叠式NMOS电晶体之其中一个的闸极与基体。30.如申请专利范围第27项之电路,其中第一箝位电路包含一个场氧化物元件(FOD),且第一及第二信号耦合至该FOD之一基体。31.如申请专利范围第27项之电路,其中第一箝位电路亦为一驱动电路。32.如申请专利范围第27项之电路,其中当至少一ESD防护电路之至少一ESD检测电路检测出垫片上有ESD,且当第一电位为浮接时,第二箝位电路开启以提供ESD防护。33.如申请专利范围第27项之电路,其中第二箝位电路包含一MOS电晶体,且每一ESD防护元件之ESD检测电路经由该逻辑电路连接至该MOS电晶体之闸极或基体。34.如申请专利范围第27项之电路,其中第二箝位电路包含一个场氧化物元件(FOD),且每一ESD防护元件之ESD检测电路经由该逻辑闸连接至该FOD之一基体。35.如申请专利范围第27项之电路,其中第二箝位电路包含一寄生式横向双载子接面电晶体(LBJT),以及当至少一ESD防护电路之至少一ESD检测电路检测出垫片上有ESD,且当第一电位为浮接时,该LBJT开启以对ESD放电。36.如申请专利范围第27项之电路,其中之逻辑电路包含一反及(NAND)闸及连接至第二箝位电路之至少一反相器。37.一种可连接至一第一电位与一第二电位之积体电路(IC),包括:多个第一静电放电(ESD)防护电路,每一第一ESD防护电路包含:一输入垫片;一ESD检测电路,连接至该输入垫片以检测输入垫片上有无ESD;以及一第一箝位电路,连接至输入垫片与ESD检测电路以将输入垫片上之ESD予以放电至第一电位;多个第二ESD防护电路,每一第二ESD防护电路包含:一接触垫片;一驱动电路,连接至接触垫片;以及一ESD检测电路,用于检测接触垫片上有无ESD;以及一第二箝位电路,可连接至第一及第二电位以排放ESD,其中每一第一ESD防护电路与每一第二ESD防护电路之ESD检测电路经由一逻辑电路连接至第二箝位电路。38.如申请专利范围第37项之电路,其中当多个第一ESD防护电路或多个第二ESD防护电路之至少一ESD检测电路检测出ESD且当第一电位为浮接时,第二箝位电路开启以于第一及第二电位间提供一条ESD放电路径。39.如申请专利范围第37项之电路,其中至少一第一ESD防护电路或至少一第二ESD防护电路包含至少一NMOS电晶体,且该至少一第一ESD防护电路或该至少一第二ESD防护电路之ESD检测电路连接至该NMOS电晶体之一闸极与基体。40.如申请专利范围第37项之电路,其中至少一第一ESD防护电路或至少一第二ESD防护电路包含一个场氧化物元件(FOD),且该至少一第一ESD防护电路或该至少一第二ESD防护电路之ESD检测电路连接至该FOD之一基体。41.如申请专利范围第37项之电路,其中当至少一第二ESD防护电路之检测电路检测出该至少一第二ESD防护电路之接触垫片上有ESD时,该至少一第二ESD防护电路之驱动电路能将该接触垫片上之ESD予以放电。42.如申请专利范围第37项之电路,其中至少一第二ESD防护电路另包含一第三箝位电路,该第三箝位电路连接至该至少一第二ESD防护电路之ESD检测电路的接触垫片以将该至少一第二ESD防护电路之接触垫片上的ESD予以放电。43.一种积体电路(IC)之静电放电(ESD)防护方法,包括:提供一ESD检测电路以检测一垫片上有无ESD;以及提供一ESD放电电路利用多个堆叠式NMOS电晶体将ESD予以排放至一第一电源供应端。44.一种积体电路(IC)之静电放电(ESD)防护方法,包括:提供一ESD检测电路以检测一垫片上有无ESD;以及提供一ESD放电电路利用一个场氧化物元件(FOD)将ESD予以排放至一第一电源供应端。45.一种积体电路(IC)之静电放电(ESD)防护方法,包括:提供一ESD检测电路以检测一垫片上有无ESD;提供一第一ESD放电电路将ESD排放至一第一电源供应端;以及提供一第二HSD放电电路以于第一电源供应端与第二电源供应端之间提供一条ESD放电路径。图式简单说明:图1为使用堆叠式NMOS电晶体之习知混压I/O缓冲电路;图2为依据本发明之实施例,使用堆叠式NMOS电晶体之ESD防护电路;图3为依据本发明另一实施例,使用堆叠式NMOS电晶体之ESD防护电路;图4为依据本发明另一实施例,使用堆叠式NMOS电晶体之ESD防护电路;图5为依据本发明一实施例,使用场氧化物元件之ESD防护电路;图6为依据本发明另一实施例,使用场氧化物元件之ESD防护电路;图7为依据本发明另一实施例,使用场氧化物元件之ESD防护电路;图8为依据本发明一实施例,使用堆叠式NMOS电晶体之ESD防护电路;图9为依据本发明另一实施例,使用堆叠式NMOS电晶体之ESD防护电路;图10为依据本发明另一实施例,使用堆叠式NMOS电晶体之ESD防护电路;图11为依据本发明另一实施例,使用堆叠式NMOS电晶体之ESD防护电路;图12为依据本发明另一实施例,使用堆叠式NMOS电晶体之ESD防护电路;图13为依据本发明一实施例,使用场氧化物元件之ESD防护电路;图14为依据本发明另一实施例,使用场氧化物元件之ESD防护电路;图15为依据本发明一实施例,使用堆叠式NMOS电晶体之ESD防护电路;图16为依据本发明另一实施例,使用堆叠式NMOS电晶体之ESD防护电路;图17为依据本发明实施例,提供PS、NS、PD及ND模式下ESD防护之ESD防护电路;图18为依据本发明另一实施例,提供PS、NS、PD及ND模式下ESD防护之ESD防护电路;图19为依据本发明另一实施例,提供PS、NS、PD及ND模式下ESD防护之ESD防护电路;图20为依据本发明另一实施例,提供PS、NS、PD及ND模式下ESD防护之ESD防护电路;图21为依据本发明另一实施例,提供PS、NS、PD及ND模式下ESD防护之ESD防护电路;图22为依据本发明另一实施例,提供PS、NS、PD及ND模式下ESD防护之ESD防护电路;图23为依据本发明另一实施例,提供PS、NS、PD及ND模式下ESD防护之ESD防护电路;图24为依据本发明实施例之VDD-VSS箝位电路;图25为依据本发明另一实施例之VDD-VSS箝位电路;图26为依据本发明另一实施例之VDD-VSS箝位电路;以及图27为依据本发明另一实施例之VDD-VSS箝位电路。 |
