| 主权项 |
1.一种具铅直电荷捕捉记忆胞元之半导体记忆体, 在此种半导体记忆体中: --在半导体本体或半导体基材(1)的一个上缘形成 多个彼此间隔一定距离之平行配置的带有沟槽壁 及底部的沟槽(7,8); --在一个位于这个上缘处的记忆胞元场(10)内设有 多个记忆电晶体,这些记忆电晶体都具有一个设置 在沟槽(8)的一个沟槽壁上的沟道区,这个沟道区被 一种闸极介质材料与一个设置在沟槽(8)内的闸电 极分开; --这个沟道区系位于掺杂区之间,这些掺杂区在沟 槽底部及半导体本体或半导体基材(1)的上缘处与 沟沟紧靠在一起,而且被预定作为源区/汲区; --至少在闸电极及一个所属的沟道区的一个源区 终端或汲区终端之间设有一个由第一个界限层、 一个记忆层、以及第二个界限层构成的介电记忆 层序列,这个介电记忆层序列是经由补捉来自沟道 区(CHE)的热电子来进行程式化作业; --在半导体本体或半导体基材(1)的上缘处的源区/ 汲区在两个相邻的沟槽(7,8)之间经由与沟槽(7,8)平 行的上方位线(15)将彼此连接在一起; --在沟槽底部的源区/汲区则是沿着沟槽经由在半 导体本体或半导体基材(1)内构成掺杂区的下方位 线将彼此连接在一起; 此种具铅直电荷捕捉记忆胞元之半导体记忆体的 特征为:沟槽(7,8)分为绝缘沟槽(7)及主动沟槽(8),而 且绝缘沟槽(7)与主动沟槽(8)是以交替出现的方式 排列,其中在下方位线之间也具有绝缘沟槽(7),而 主动沟槽(8)则是预定作为记忆电晶体,在记忆胞元 场(10)的范围外具有位于上方位线(15)上的位线触 点(16,18,19)及位于下方位线上的其他位线触点(17), 这些位线触点均与一个作为线路配置用的金属化 层形成导电接通,其中位线触点(16,18,19)及其他位 线触点(17)系分别设置于记忆胞元场(10)的两侧,同 时绝缘沟槽(7)的部分系位于其他位线触点(17)之间 。 2.如申请专利范围第1项的半导体记忆体,其特征为 :所有的上方位线(15)均个别具有一个位线触点(16) 。 3.如申请专利范围第1项的半导体记忆体,其特征为 :被一个绝缘沟槽(7)隔开的两条相邻的上方位线(15 )都具有一个共同的位线触点(18,19)。 4.如申请专利范围第3项的半导体记忆体,其特征为 :被一个绝缘沟槽(7)隔开的两条相邻的上方位线(15 )在记忆胞元场(10)之外的范围都具有一个位于半 导体本体或半导体基材(10)的半导体材料内的横向 连接段。 5.一种制造具铅直电荷捕捉记忆胞元之半导体记 忆体的方法,此种方法的第1个步骤是在半导体本 体或半导体基材(1)的一个上缘处设置一个硬式光 罩层(4),以及在这这硬式光罩层(4)上设置一个光敏 抗蚀剂层(6);第2个步骤是利用第一个微影光罩(11, 12)在光敏抗蚀剂层(6)上形成多个彼此间隔一定距 离的平行排列的条带状开孔;第3个步骤是利用结 构化的光敏抗蚀剂层(6)对硬式光罩层(4)进行结构 化作业;第4个步骤是以另外一个完整的光敏抗蚀 剂层(9)取代光敏抗蚀剂层(6);第5个步骤是利用第2 个微影光罩(13)对另外一个光敏抗蚀剂层(9)进行结 构化作业,使在硬式光罩层(4)上形成的条带状开孔 依序每两个开孔就有一个开孔被露出,而其他的开 孔则仍然被另外一个光敏抗蚀剂层(9)遮蔽住;第6 个步骤是以硬式光罩(4)及另外一个光敏抗蚀剂层( 9)作为光罩将位于硬式光罩(4)下方的材料在露出 的开孔范围内从铅直于硬式光罩层(4)的方向去除 掉;第7个步骤是将另外一个光敏抗蚀剂层(9)去除 掉,以及将位于硬式光罩(4)的开孔范围内的其他材 料从铅直于硬式光罩层(4)的方向去除掉,以便产生 沟槽(7,8);第8个步骤是以一种氧化物将在第7个步 骤中产生的沟槽(7,8)填满,并 将硬式光罩层(4)去除掉;第9个步骤是设置一另外 一个光敏抗蚀剂层,并利用第三个微影光罩(14)在 对这个光敏抗蚀剂层进行结构化作业,以便在位于 仍旧被第5个步骤结构化的光敏抗蚀剂层(9)遮蔽住 的范围内的沟槽上方形成开孔;第10个步骤是利用 在第9个步骤中被结构化的光敏抗蚀剂层将预定作 为记忆胞电晶体的沟槽(8)内的氧化物去除掉;此种 制造方法的特征为: --在第2个步骤中使用的第一个微影光罩(11,12)的构 造方式能够使被其结构化的光敏抗蚀层(6)将在记 忆胞元场(10)的一侧的预定作为设置位线触点(16,18 ,19)之用的范围遮蔽住; --在第5个步骤中使用的第二个微影光罩(13)的构造 方式能够使被其结构仳的另外一个光敏抗蚀层(9) 将在记忆胞元场(10)的另外一侧的预定作为设置其 他位线触点(17)之用的范围遮蔽住; --在第9个步骤中使用的第三个微影光罩(14)的构造 方式能够将被其结构化的另外一个光敏抗蚀剂层 上的位于超出记忆胞元场(10)的另外一侧的预定作 为设置其他位线触点(17)之用的沟槽范围上方的开 孔露出来。 6.如申请专利范围第5项的制造方法,其特征为:在 接下来的第11个步骤中将位线触点(16,18,19)设置于 在第2固步骤中仍然在记忆胞元场的一侧被遮蔽住 的范围内,以及将其他位线触点(17)设置于在第9个 步骤中在记忆胞元场的一侧被露出的范围内。 7.如申请专利范围第6项的制造方法,其特征为:在 第11固步骤中,设置构成快闪记忆胞元的位线触点( 18,19)的方式使设置在沟槽之间的两条彼此相邻的 位线(15)都具有一个共同的位线触点(18,19)。 图式简单说明: 第1图:第一个半成品的一个断面图。 第2图:第一个微影光罩的结构的上视图。 第3图:第一个微影光罩的另外一种可行方式的结 构的上视图。 第4图:第二个半成品的一个断面图。 第5图:第二个微影光罩的结构的上视图。 第6图:第三个半成品的一个断面图。 第7图:第四个半成品的一个断面图。 第8图:第三个微影光罩的结构的上视图。 第9图:第6图的半成品在另外一种可行的制造方式 中的一个断面图。 第10图:以示意方式显示记忆晶片的第一种配置方 式的上视图。 第11图:以示意方式显示记忆晶片的第二种配置方 式的上视图。 第12图:以示意方式显示记忆晶片的第三种配置方 式的上视图。 |
