半导体集成电路及其静电耐压测试方法与装置

摘要

一种能够以高精度和低成本进行半导体集成电路测试的静电耐压测试方法。在这一方法中，在将半导体集成电路100的接地管脚VSS和VSSI之一接地的状态下，将静电从静电放电装置102施加到半导体集成电路100的所有管脚，在此之后，在将电源装置106连接到半导体集成电路100的电源管脚VDD，并将另一方接地的状态下，将漏电电流测试装置116连接于所有信号管脚，并测试管脚漏电电流，而且在将半导体集成电路100的内部电路的接地管脚VSSI接地和将漏电电流测试装置104连接到电源管脚VDDI的状态下，将提供数字信号的图形生成器105连接到信号输入管脚(IN，I/O)，并测试电源漏电电流。

主权项

1.一种半导体集成电路静电耐压测试方法，其中，在将半导体集成电路的电源管脚或接地管脚接地的状态下，将静电施加到所述半导体集成电路的一个或多个所希望的管脚上，在此之后，在将电能提供给所述半导体集成电路的电源管脚和接地管脚中的一种管脚而且另一种管脚接地的状态下，为所有信号管脚执行管脚漏电电流测试，以及，在将所述半导体集成电路的内部电路和输入/输出电路两者的电源管脚和接地管脚中的一种管脚都接地，并且将电能提供给所述输入/输出电路的电源管脚和接地管脚中的另一种管脚和将一个或多个数字信号提供到一个或多个信号输入管脚的状态下，通过使用所述内部电路的电源管脚和接地管脚中的另一种管脚来执行电源漏电电流测试。