时间相依介电崩溃测试电路及测试方法

摘要

一种时间相依介电击穿测试电路用于测试芯片制造过程中的一介电层，包括形成数个电容于介电层上并提供限流装置、降压装置等单元，与电容串联，通过检测流经电容的电流变化来判断电容的击穿与否，更进一步来判定芯片的优劣。测试过程提供一固定电压源于测试电路，并通过限流装置、降压装置的作用，使跨于电容的电压不完全相同，因而可通过流经电容的不同电流量来检测电容的击穿并可得知介电层所形成的电容在不同电压下的耐受性。

主权项

1.一种改进的时间相依介电击穿测试电路，用于测试一介电层，所述介电层至少构成一第一电容与一第二电容，其特征在于，所述电路包括：一第一电阻，是与所述第一电容串联；一第二电阻，是与所述第二电容串联，并与所述第一电阻并联；以及一降压装置，是与所述第二电容、所述第二电阻串联；通过流经所述测试电路的一判断电流，判断所述第一电容与所述第二电容是否一击穿。