具堆叠积体电路之积体电路封装及其方法

摘要

本发明揭示将积体电路晶片堆叠于一积体电路封装内之改良方法。该等改良方法可增加积体电路封装内之积体电路密度，而该等所得积体电路封装系薄或低轮廓(low profile)。该等改良方法特别适于藉由积体电路封装堆叠相同尺寸(且通常相同功能)之积体电路晶片。该积体电路封装之一实例是含有堆叠在一引线框之一或两侧上之多个相同尺寸记忆体储存积体电路晶片之一非挥发性记忆体积体电路封装。