| 主权项 |
1.一种半导体记忆装置,包括:一记忆胞阵列,包括复数记忆胞,各记忆胞具有一DRAM记忆胞结构;一输入方块,接收从该记忆装置外部传来之一读/写操作之一输入位址,该输入方块一旦接收到该输入位址会产生一位址转态信号;一更新控制电路,控制该记忆胞阵列之一更新周期,该更新控制电路产生要进行资料更新之一更新位址;以及一感应放大器电路,放大与读/写资料于该输入位址或该更新位址所指定之该些记忆胞之一,该感应放大器电路包括一暂时资料记忆体以储存在该更新周期内从该记忆胞读出之更新资料,其中如果该位址输入方块在该更新周期内产生该位址转态方块,该暂时资料记忆体储存该更新资料。2.如申请专利范围第1项所述之半导体记忆装置,其中该更新周期包括一读取操作与一写入操作,以及该输入位址之一读/写操作系执行于该更新周期之该读取操作与该写入操作之间。3.如申请专利范围第1项所述之半导体记忆装置,其中该暂时资料记忆体是一更新感应放大器方块,分隔于该输入位址之该读/写操作之一读/写感应放大器方块。4.如申请专利范围第1项所述之半导体记忆装置,其中更包括一比较器,比较该输入位址与该更新位址以在此两位址相符时产生一相符信号,其中一旦产生该相符信号,该输入位址之一读取资料系从该暂时资料记忆体送至该记忆装置外部。5.如申请专利范围第4项所述之半导体记忆装置,其中在该更新周期之一写入操作期间,一旦产生该相符信号,该输入位址所接收之相关于该输入位址之一写入资料系存于该输入位址所指定之该些记忆胞之一,取代存于该暂时资料记忆体之该更新资料。6.如申请专利范围第1项所述之半导体记忆装置,其中该暂时资料记忆体系一SRAM型资料记忆体。7.如申请专利范围第1项所述之半导体记忆装置,其中该更新周期之该读取操作与该写入操作系连续执行于该记忆装置之一待机模式下。8.如申请专利范围第7项所述之半导体记忆装置,其中该更新控制根据一晶片选择信号来侦测该待机模式。9.一种控制具有DRAM记忆胞结构之半导体记忆装置之方法,该方法包括下列步骤:于一更新周期内,从一更新位址指定之一第一记忆胞读出第一资料至一感应放大电路以储存该第一资料;回应于要读/写第二资料于一第二记忆胞之一输入位址,在一读/写周期内,感应与放大该感应放大电路内之该第二资料,同时仍储存该第一资料;以及在该更新周期内,将存于该感应放大电路内之该第一资料写至该第一记忆胞内。10.如申请专利范围第9项所述之方法,更包括下列步骤:比较该输入位址与该更新位址;以及一旦该输入位址相符于该更新位址,输出存于该感应放大电路内之该第一资料来取代该第二资料。11.如申请专利范围第10项所述之方法,其中一旦该输入位址相符于该更新位址,该写入步骤储存该第二资料至该第一记忆胞来取代存于该感应放大电路内之该第一资料。图式简单说明:第1图显示根据本发明第一实施例之记忆装置之方块图。第2图显示第1图之该记忆装置内之感应放大器/切换电路与相关记忆胞之电路图。第3图显示第1图之该记忆装置内之该列控制电路之电路图。第4图显示第1图之该记忆装置内之该位址比较器之电路图。第5A与5B图分别显示传统技术与第一实施例之该记忆装置内之更新周期之时序图。第6图显示第1图之该记忆装置内之更斯操作与一读取操作之时序图。第7图显示第1图之该记忆装置内之更新操作与一写入操作之时序图。第8图显示该更新计时器控制之该更新操作之时序图。第9图显示该更新计时器控制之该更新操作与一读取操作之时序图。第10图显示根据本发明第二实施例之记忆装置内之感应放大器/切换电路与相关记忆胞之电路图。第11图显示第10图之该记忆装置内之该列控制电路之电路图。第12图显示第1图之该记忆装置内之更新操作与一读取操作之另一时序图。第13图显示第10图之该记忆装置处于待机模式下之更新操作之时序图。第14图显示第一传统记忆装置之方块图。第15图显示第一传统记忆装置之时序图。第16图显示第二传统记忆装置之时序图。 |
