| 主权项 |
1.一种半导体元件的制造方法,包括:于一基底上依序形成一绝缘层、一导体层以及一蚀刻终止层;图案化该蚀刻终止层;以图案化的该刻终止层作为蚀刻罩幕,蚀刻暴露出之该导体层之部分厚度,以使该导体层具有一基部与一顶部;于该基底上形成一共形的材质层,覆盖该蚀刻终止层与暴露出之该导体层;以该蚀刻终止层作为保护层,回蚀刻该材质层,以于该顶部之侧壁形成一间隙壁;以及去除未被该间隙壁覆盖的该基部。2.如申请专利范围第1项所述之半导体元件的制造方法,其中该间隙壁的材质与该导体层的材质不相同。3.如申请专利范围第1项所述之半导体元件的制造方法,其中该间隙壁的材质与该导体层的材质相同。4.如申请专利范围第3项所述之半导体元件的制造方法,其中于该顶部侧壁上形成该间隙壁之步骤以及去除未被该间隙壁覆盖的该基部之步骤系采用同一道回蚀刻制程。5.一种半导体元件,包括:一基底;一导体层,位于该基底上,该导体层具有一顶部与一基部,其中该基部的宽度大于该顶部的宽度;以及一绝缘层,位于该基底与该导体层之间。6.如申请专利范围第5项所述之半导体元件,更包括一蚀刻终止层,位于该导体层之该顶部上。7.如申请专利范围第5项所述之半导体元件,更包括一间隙壁,配置于该导体层之该顶部的侧壁上。8.如申请专利范围第7项所述之半导体元件,其中该间隙壁的材质与该导体层的材质不相同。9.如申请专利范围第7项所述之半导体元件,其中该间隙壁的材质与该导体层的材质相同。10.一种同时制作记忆元件与周边电路元件的方法,包括:于一基底上依序形成一闸介电层、一导体层以及一蚀刻终止层,其中该基底包括一记忆胞区与一周边电路区;图案化该蚀刻终止层;以图案化的该刻终止层作为蚀刻罩幕,蚀刻暴露出之该导体层之部分厚度,以使该导体层具有一基部与一顶部,并于该周边电路区内形成一导体结构;于该基底上形成一共形的材质层,覆盖该蚀刻终止层与暴露出之该导体层及该导体结构;以该蚀刻终止层作为保护层,回蚀刻该材质层,以于该记忆胞区内的该顶部的侧壁上形成一第一间隙壁;以及去除未被该第一间隙壁覆盖的该基部。11.如申请专利范围第10项所述之同时制作记忆元件与周边电路元件的方法,其中去除未被该第一间隙壁覆盖的该基部之后,更包括:于该周边电路区之该导体结构之侧壁上形成一第二间隙壁;以及去除该蚀刻终止层以及暴露出的该闸介电层。12.如申请专利范围第11项所述之同时制作记忆元件与周边电路元件的方法,其中于该周边电路区之该导体结构之侧壁上形成该第二间隙壁之前更包括:于该基底上形成一图案化光阻层,以覆盖该周边电路区之部分该蚀刻终止层以及该记忆胞区;以该图案化光阻层作为蚀刻罩幕,蚀刻暴露出之该蚀刻终止层与该周边电路区暴露出的该导体结构;以及去除该图案化光阻层。13.如申请专利范围第11项所述之同时制作记忆元件与周边电路元件的方法,其中去除该蚀刻终止层以及暴露出的该闸介电层之后,更包括:进行一矽化金属制程,以于暴露出之该基底与该导体层及该导体结构上形成一矽化金属层;于该基底上形成一内层介电层,该内层介电层具有一开口暴露出该周边电路区之该矽化金属层;以及于该内层介电层上形成一内连线,该内连线经由该开口与该周边电路区之该矽化金属层电性相连。14.如申请专利范围第11项所述之同时制作记忆元件与周边电路元件的方法,其中该第一间隙壁之材质与该导体层的材质不相同。15.如申请专利范围第11项所述之同时制作记忆元件与周边电路元件的方法,其中该第一间隙壁的材质与该导体层的材质相同。16.如申请专利范围第11项所述之同时制作记忆元件与周边电路元件的方法,其中回蚀刻该材质层之步骤以及去除未被该蚀刻终止层与该第一间隙壁覆盖的该导体层之步骤系采用同一道回蚀刻制程。17.一种半导体元件,包括:一基底,该基底包括一记忆胞区与一周边电路区;一导体层,位于该记忆胞区的该基底上,该导体层具有一顶部与一基部,其中该基部的宽度大于该顶部的宽度;一导体结构,位于该周边电路区的该基底上;一绝缘层,位于该基底与该导体层及该导电结构之间;以及一第一间隙壁,位于该导体层之该顶部的侧壁上。18.如申请专利范围第17项所述之半导体元件,更包括一第二间隙壁,位于该导体结构的侧壁。19.如申请专利范围第18项所述之半导体元件,其中该些第二间隙壁包括介电层。20.如申请专利范围第17项所述之半导体元件,其中该些第一间隙壁的材质与该导体层的材质不相同。21.如申请专利范围第17项所述之半导体元件,其中该些第一间隙壁的材质与该导体层的材质相同。22.如申请专利范围第17项所述之半导体元件,更包括:一矽化金属层,位于暴露出之该基底与该导体结构及该导体层上;一内层介电层,位于该基底上,该内层介电层具有一开口暴露出该周边电路区之该矽化金属层;以及一内连线,位于该内层介电层上,该内连线经由该开口与该周边电路区之该矽化金属层电性相连。图式简单说明:第1A图至第1D图是依照本发明之一第一实施例之半导体元件的制造流程剖面简图。第2图是依照本发明之第一实施例的方法制作出的另一半导体元件的剖面简图。第3A-1图至第3G-1图是依照本发明之一第二实施例之同时制作记忆元件与周边电路元件的制造流程剖面简图。第3A-2图至第3G-2图是依照本发明之第二实施例之同时制作记忆元件与周边电路元件的制造流程剖面简图。第4图是依照本发明之第二实施例的方法制作出的另一半导体元件的剖面简图。 |
