| 主权项 |
1.一种操作一记忆体装置之方法,包含: 将该记忆体装置由一电源偏压; 决定该记忆体装置之资料;以及 在该决定的至少一部分之际使该电源解除耦合。 2.如申请专利范围第1项所述之方法,其中该资料决 定包含感应与该记忆体装置数个记忆体胞元的至 少一记忆体胞元有关之信号。 3.如申请专利范围第1项所述之方法,其中该资料决 定包含感应由该记忆体装置数个铁电记忆体胞元 的至少一铁电记忆体胞元被释放之信号。 4.如申请专利范围第1项所述之方法,其中该资料决 定包含感应被该记忆体装置的至少一铁电记忆体 胞元所提供之一信号相对于该记忆体装置的至少 一基准铁电胞元者间之差。 5.如申请专利范围第4项所述之方法,其中该资料决 定进一步包含: 使用一第一电压源将至少一铁电记忆体胞元之一 第一电极偏压; 使用该第一电压源将至少一基准铁电胞元之一第 一电极偏压;以及 转移该至少一铁电记忆体胞元与该至少一基准铁 电胞元之第二电极的电压位准以将其偏压位准由 静态位准改变为读取位准; 该感应包含在具有该等电压位准之开始转移后的 时段之期间上提供感应;以及 该解除耦合包含使来自各别铁电记忆体与基准胞 元之该等第一电极的第一电压源电气式地绝缘。 6.如申请专利范围第5项所述之方法,其中该第一电 压源之绝缘系在感应该等信号间的差之际被提供 。 7.如申请专利范围第6项所述之方法,其中该第一电 压源之绝缘在感应该等信号间的差之整个期间被 维持。 8.如申请专利范围第5项所述之方法,其中该解除耦 合进一步包含使与铁电记忆体胞元相关的电压源 与非该至少一铁电记忆体胞元电气式地绝缘。 9.如申请专利范围第1项所述之方法,其中: 该记忆体装置包含用静态位准电压使该记忆体装 置之数个铁电记忆体胞元偏压; 该资料决定包含: 用读取位准电压使该等整个铁电记忆体胞元的至 少一选择铁电记忆体胞元偏压;以及 感应被该至少一选择铁电记忆体胞元释放之电荷; 以及 该解除耦合包含使与该静态及读取位准电压相关 的电压源之至少一电压源解除耦合。 10.如申请专利范围第9项所述之方法,其中以该等 读取位准电压使至少一选择铁电记忆体胞元偏压 包含: 由一第一电压源在一选择位元线路上建立一第一 电压; 由一第二电压源施用一第二电压至与该选择位元 线路交叉之一选择句组线路;以及 建立相对于该第一电压之该第二电压的量,其足以 影响在该选择句组线路与该选择位元线路间该选 择铁电记忆体胞元之极化状态。 11.如申请专利范围第10项所述之方法,释放电荷之 感应包含将被该选择位元线路传播之电荷针对一 基准位元线路者积分。 12.如申请专利范围第10项所述之方法,该解除耦合 在该感应之际将来自该选择句组线路之该第二电 压源绝缘。 13.如申请专利范围第12项所述之方法,该解除耦合 进一步包含将非该选择句组线路之句组线路电气 式地绝缘。 14.如申请专利范围第13项所述之方法,该解除耦合 进一步包含将非该选择位元线路之位元线路电气 式地绝缘。 15.一种读取一铁电记忆体装置之方法,包含: 感应该铁电记忆体装置之一铁电胞元的一信号;以 及 在该感应的至少一部分之际使与提供电力至该铁 电记忆体装置相关的电源解除耦合。 16.如申请专利范围第15项所述之方法,其中该电源 之解除耦合包含提高该电源之电阻。 17.如申请专利范围第15项所述之方法,其中该电源 之解除耦合包含调整与接收电压以操作该记忆体 装置相关的一电压源节点成串联之一可控制的通 道之电阻。 18.如申请专利范围第15项所述之方法,其中该电源 之解除耦合包含切断一可成为闸极之电晶体,其具 有通道与要接收电力以使该记忆体装置供电之电 压源节点成电气式串联地被配置。 19.如申请专利范围第15项所述之方法,其中: 该感应包含将被一主动位元线路耦合至该铁电记 忆体胞元所传播之电荷积分;以及 该电源之解除耦合包含使该主动位元线路与该电 源电气式地绝缘。 20.如申请专利范围第15项所述之方法,其中该感应 包含将与被耦合至该铁电记忆体胞元之一主动位 元线路所传播的电荷及被耦合至一基准铁电胞元 之一基准位元线路所传播的电荷间之差有关的一 差别信号积分,该方法进一步包含: 用一位元线路电压源之一基准位元线路电压预先 充电该等主动与主动位元线路;以及 在该积分之际使该等基准及主动位元线路与该位 元线路电压源绝缘。 21.如申请专利范围第20项所述之方法,其中该等基 准与主动位元线路与该位元线路之绝缘包含切断 在该位元线路电压源与作为至少该等基准位元线 路之电源的节点间成电气式串联地被配置之一电 晶体。 22.如申请专利范围第20项所述之方法,其中该电源 之解除耦合包含提高该电源之电阻。 23.如申请专利范围第22项所述之方法,其中该电源 电阻之提高包含切断该记忆体装置的至少一电源 存取电晶体,其在其电源与用于驱动该铁电记忆体 装置的至少一位元线路与句组线路之各别电路间 成电气式串联地被配置之一电晶体。 24.如申请专利范围第23项所述之方法,进一步包含 在至少一电源存取电晶体之切断后开始该积分。 25.一种记忆体装置,包含: 一记忆体胞元; 一读取电路以读取该记忆体胞元之状态; 一电源节点以接收电力用于操作该记忆体装置; 一电晶体,包含一可控制的通道与该电源节点成电 气式串联地被配置与一控制接头以接收一控制信 号以影响该可控制的通道;以及 一控制器对一读取要求反应以为该电晶体建立一 控制信号及使该读取电路赋能以读取该记忆体胞 元。 26.如申请专利范围第25项所述之记忆体装置,其中 该控制器对该读取要求反应以在一部分该读取电 路的读取作业之际关闭该电晶体。 27.如申请专利范围第25项所述之记忆体装置,其中 该读取电路包含一感应放大器对该控制器反应以 感应该记忆体胞元之释放电荷。 28.如申请专利范围第27项所述之记忆体装置,其中 该控制器为可操作的以对该读取要求反应以关闭 该电晶体及在关闭该电晶体后使该感应放大器赋 能。 29.如申请专利范围第25项所述之记忆体装置,进一 步包含: 数条位元线路,该记忆体胞元被耦合至该等数条位 元线路中之一主动位元线路; 数条句组线路,该记忆体胞元被耦合至该等数条句 组线路中之一主动包组线路; 一句组线路驱动器电路以用各别句组线路电压源 之电压驱动该等数条句组线路之主动与其他被动 句组线路; 该电晶体被配以一句组线路电压且使其可控制的 通道在该句组线路驱动器电路与该等句组线路电 压源之一的一电源节点间与该电源线路成电气式 串联地被配置。 30.如申请专利范围第27项所述之记忆体装置,进一 步包含一解除耦合电容器被耦合至该句组线路驱 动器电路与该电晶体间之该电源线路。 31.如申请专利范围第30项所述之记忆体装置,其中 该记忆体胞元包含一铁电记忆体胞元;以及 该记忆体装置进一步包含一位元线路驱动器电路 以用各别句组线路电压源之电压驱动该等数条位 元线路之主动与其他被动位元线路; 另一该电晶体被配以一位元线路电压且包含可控 制的通道在该位元线路驱动器电路与该等位元线 路电压源之一的一电源节点间与该电源线路成电 气式串联地被配置。 32.如申请专利范围第31项所述之记忆体装置,进一 步包含一解除耦合电容器被耦合至该位元线路驱 动器电路与该电晶体间之该电源线路。 33.如申请专利范围第31项所述之记忆体装置,其中 该位元线路驱动器电路包含一缓冲器为该等位元 线路之可用性缓冲一位元线路基准电压,该缓冲器 将用与该等句组线路及位元线路之偏压电源分离 的电源被供电。 34.如申请专利范围第31项所述之记忆体装置,进一 步包含一位元线路多工器可组配对该控制器反应, 以耦合该等数条位元线路之该主动位元线路以接 收该缓冲器之基准电压。 35.如申请专利范围第34项所述之记忆体装置,其中 该缓冲器输入被耦合至该等数条位元线路之一基 准位元线路。 36.如申请专利范围第30项所述之记忆体装置,其中 该电容器包含至少一半导体掺杂物井与一金属氧 化物半导体场效电晶体(MOSFET)的一绝缘后闸极。 37.一种铁电记忆体装置,包含: 数条位元线路; 一感应放大器以感应该等数条位元线路之一选择 位元线路的信号相对于该等数条位元线路之一基 准位元线路者; 一放大器作为具有代表该基准位元线路之一基准 信号的该感应放大器之源头;以及 一读取控制器对一读取要求反应,以使该基准位元 线路与该电压源绝缘。 38.如申请专利范围第37项所述之装置,进一步包含: 数条句组线路; 该等数条句组线路之一主动句组线路与主动位元 线路及其间具有铁电材料之基准位元线路相交; 一第一电压源以提供一读取位准电压用于使该主 动句组线路偏压;以及 一第二电压源以提供一静态位准电压用于使该等 数条句组线路之非主动句组线路偏压; 该等第一与第二电压源的至少之一包含一电源开 关电气式被配置于与各别读取位准或静态位准电 压相关的序列路径中。 39.如申请专利范围第38项所述之装置,其中该等第 一与第二电压源的至少之一进一步包含一电容器 电气式地被耦合于与该电源相反的电源开关侧上 之序列路径。 40.如申请专利范围第39项所述之装置,其中该电容 器包含在一半导体基体中之一掺杂后的井与在该 半导体基体内被形成之一排极-源极被短路的绝缘 后闸极的至少之一。 41.如申请专利范围第40项所述之装置,其中该铁电 记忆体装置之该等数条句组线路与位元线路形成 铁电记忆体胞元之阵列,该铁电记忆体胞元之阵列 被配置于该半导体基体的至少一部分掺杂后的井 上。 42.如申请专利范围第41项所述之装置,其中该电源 开关被配置于该半导体基体上。 43.如申请专利范围第38项所述之装置,其中: 该电源开关包含至少一MOSFET,具有其波道被配置于 该等数条句组线路与该电源间;以及 该读取控制器以在对该读取要求反应下驱动该至 少一MOSFET之闸极。 44.如申请专利范围第38项所述之装置,其中: 该电源开关包含第一与第二MOSFET具有波道以彼此 并联地被耦合,该等并联波道在该序列路径内一起 通到该电源;以及 该读取控制器以分别驱动该等第一与第二MOSFET之 闸极。 45.如申请专利范围第37项所述之装置,其中该开关 包含一MOSFET,具有其波道在该基准位元线路与该基 准电压源间与一电气路径成电气式串联地被配置 。 46.一种用于储存资料之记忆体模组,包含: 一基体,以及 至少一记忆体晶片被配置于该基体上; 在该基体上之一电源填衬以耦合一电源; 在该基体上之一内部节点以用波道送电力到该至 少一记忆体晶片;以及 一可控制的波道被配置于该电压填衬与该内部节 点间。 47.如申请专利范围第46项所述之模组,进一步包含 一控制电路以控制该可控制的通道。 48.如申请专利范围第46项所述之模组,进一步包含 一电容器被耦合至该内部节点。 49.如申请专利范围第48项所述之模组,其中该电容 器在该基体之一第二掺杂物型式区域内包含一第 一掺杂物型式之井,该第二掺杂物型式与该第一者 相反。 50.如申请专利范围第49项所述之模组,其中该至少 一记忆体晶片包含一铁电记忆体被配置于该至少 一部分之井上。 51.如申请专利范围第48项所述之模组,其中该电容 器包含在该底座基体之一P型区域内的一N型井。 52.如申请专利范围第46项所述之模组,其中该可控 制的通道包含一开关 53.如申请专利范围第46项所述之模组,其中: 该可控制的通道包含一MOSFET具有其通道电气式地 被配置于该电源填衬与该内部节点间;以及 该记忆体模组进一步包含一控制器以在对一读取 要求反应下驱动该MOSFET。 54.如申请专利范围第53项所述之模组,其中: 该可控制的通道进一步包含一第二MOSFET具有其通 道以与该第一MOSFET成并联地以电气式被配置于该 电源填衬与该内部节点间;以及 该控制器将与该第一MOSFET之闸极分离地驱动该第 二MOSFET之闸极。 55.如申请专利范围第54项所述之模组,进一步包含 一电容器被耦合于该内部节点。 56.一种资料处理系统,包含: 一处理器; 一滙流排被耦合至该处理器; 一铁电记忆体被耦合至该滙流排,该记忆体将在对 一读取要求反应下提供资料; 一电源以对该记忆体供电;以及 绝缘电路以在对一绝缘要求下将该铁电记忆体与 该等电源的至少一电源绝缘。 57.如申请专利范围第56项所述之资料处理系统,进 一步包含一读取控制器以在读取该铁电记忆体之 际提供一绝缘要求至该绝缘电路。 58.如申请专利范围第56项所述之资料处理系统,其 中该绝缘电路包含一电晶体电气式地被配置于该 铁电记忆体与该至少一电压源间。 59.如申请专利范围第58项所述之资料处理系统,其 中该绝缘电路进一步包含一解除耦合电容器电气 式地被耦合于该电晶体与记忆体间之一电源节点 间。 60.如申请专利范围第58项所述之资料处理系统,进 一步包含: 一读取控制器以在对该铁电记忆体之一读取要求 下建立该电晶体之电阻。 61.一种感应方法:包含: 在一第一期间上于对一第一刺激下将一材料所提 供之一第一信号积分并获取一第一积分后信号; 在一第二期间上于对一第二刺激下将一材料所提 供之一第二信号积分并获取一第二积分后信号; 根据该等第一与第二积分后信号决定该材料之状 况;以及 依该材料所释放之电荷量为至少一该等第一与第 二期间建立一段时间长度。 62.如申请专利范围第61项所述之方法,进一步包含: 为该等第一与第二刺激准备一读取电压;以及 准备一记忆体装置之一记忆体胞元以接收该读取 电压; 在该第一期间上之积分与在该第二期间上之积分 每一均在对该记忆体胞元施用该读取电压之反应 下将该记忆体胞元之输出信号积分。 63.如申请专利范围第62项所述之方法,其中该记忆 体胞元包含一铁电胞元,且该等积分每一均包含在 施用该读取电压之际将该铁电胞元之释放电荷积 分。 64.如申请专利范围第63项所述之方法,进一步包含: 选择一位元线路被耦合至该铁电胞元; 该等积分每一均包含将该位元线路之一信号积分 。 65.如申请专利范围第64项所述之方法,进一步包含: 选择一句组线路被耦合至该铁电胞元;以及 施用该读取电压至该被选择之句组线路; 该积分在施用该读取电压至该句组线路之际发生 。 66.如申请专利范围第65项所述之方法,其中该被选 择之位元线路的信号积分包含: 将该被选择之位元线路的信号相对于一基准位元 线路之一信号间的差积分。 67.如申请专利范围第66项所述之方法,进一步包含 在每一积分前用一位元线路偏置电压将该等基准 与被选择之位元线路积分。 68.如申请专利范围第67项所述之方法,其中该读取 电压用相对于该位元线路偏置电压且足以设定该 铁电胞元之一极化的量被定义。 69.如申请专利范围第66项所述之方法,其中该建立 一段时间长度包含: 比较该等基准位元线路之一信号与一门槛信号;以 及 依该比较而固定该时间长度。 70.如申请专利范围第69项所述之方法,其中该建立 步骤进一步包含: 当该比较决定该基准位元线路之该信号的位准已 到达该门槛信号之位准时停止该等第一与第二积 分的至少之一。 71.如申请专利范围第69项所述之方法,其中该建立 一段时间长度包含: 对该基准位元线路之信号抽样;以及 使用该样本之位准来为该比较建立其门槛信号。 72.如申请专利范围第71项所述之方法,其中该建立 步骤进一步包含: 为该第一期间建立一固定时间;以及 取得在该第一期间结束时之抽样。 73.一种开关一铁电记忆体之方法,包含: 以一读取信号驱动一句组线路; 将一资料位元线路之一信号积分;以及 根据一基准位元线路之一信号影响该积分。 74.如申请专利范围第73项所述之读取一铁电记忆 体的方法,其中: 该积分包含实施该资料位元线路之信号的第一与 第二积分;以及 该影响包含: 在该第一积分结束时获取该基准位元线路之信号 的一样本;以及 依据在该第一积分结束时获取该基准位元线路之 信号的该样本位准为该第二积分设定一期间。 75.如申请专利范围第73项所述之读取一铁电记忆 体的方法,其中: 该积分包含实施该资料位元线路之信号的第一与 第二积分;以及 该影响包含: 依据该比较设定该等第一与第二积分至少之一的 期间。 76.如申请专利范围第75项所述之读取一铁电记忆 体的方法,其中该影响包含依据该比较设定该等第 一与第二积分二者的期间。 77.如申请专利范围第76项所述之读取一铁电记忆 体的方法,进一步包含: 在该第一积分结束时对该基准位元线路之信号抽 样;以及 使用该抽样之位准作为在该第二积分之际用于比 较的门槛位准; 当该基准位元线路之信号到达该门槛位准时,该第 二积分被停止。 78.如申请专利范围第76项所述之读取一铁电记忆 体的方法,进一步包含: 获取在该资料位元线路第一积分之际所获取之该 积分后信号的一第一样本; 依据该第一样本之位准与在该第二积分之际所获 取之该积分后信号位准来决定一资料値。 79.如申请专利范围第79项所述之读取一铁电记忆 体的方法,其中该决定包含: 决定该第二积分之该积分后信号的位准与该第一 样本者间之差;以及 使用所决定之差作为建立该等资料値之基础。 80.如申请专利范围第78项所述之读取一铁电记忆 体的方法,其中该决定包含: 由该第二积分之积分后信号减除来自该第一积分 之积分后信号所获得的该第一样本; 比较该减除结果与一预设门槛;以及 根据该比较建立一资料値。 81.如申请专利范围第75项所述之读取一铁电记忆 体的方法,其中以该读取信号驱动该句组线路包含 以一读取位准电压启动该句组线路,该读取位准电 压之量为相对于该位元线路者而在其间电气式地 设定铁电材料之一介电极化。 82.如申请专利范围第81项所述之读取一铁电记忆 体的方法,进一步包含在该等第一与第二积分间的 一重置时段之际以静态位准使该等资料位元线路 、基准位元线路与句组线路的至少之一偏压。 83.如申请专利范围第81项所述之读取一铁电记忆 体的方法,其中以该读取位准电压启动该句组线路 系在开始该第一积分后发生。 84.如申请专利范围第75项所述之读取一铁电记忆 体的方法,其中该积分系将该资料位元线路之一信 号相对于该基准位元线路之一信号间的差积分。 85.一种用以在记忆体电路内操作之装置,包含: 一记忆体胞元; 一信号线路以承载该记忆体胞元之一信号; 一感应放大器依据该信号线路之信号决定该记忆 体胞元之一资料値,该感应放大器包含: 一积分器以将该信号线路之一信号积分;以及 一抽样比较器包含一第一部分为可操作的以对该 积分器之信号抽样; 该抽样比较器进一步包含一第二部分为可操作的 以依来自该积分器之一信号与先前用该第一部分 所获得的一样本来解析一资料値。 86.如申请专利范围第85项所述之装置,该控制器为 可操作以: 促成该控制器实施至少二积分; 促成该抽样比较器以在该第一积分期间结束时对 该控制器的信号抽样;以及 促成该抽样比较器以在该第二积分期间结束时解 析一资料値。 87.如申请专利范围第86项所述之装置,进一步包含: 一基准电路以建立一信号来模拟该信号线路之一 信号;以及 一计时器以建立该等第一与第二积分之期间; 该计时器会依被该基准电路所建立的信号影响至 少一该等期间。 88.如申请专利范围第87项所述之装置,其中该记忆 体胞元包含一选择铁电记忆体胞元; 该记忆体装置进一步包含数个其他铁电记忆体胞 元; 该信号线路作为一位元线路被耦合至该选择铁电 记忆体胞元及至某些该等其他铁电记忆体胞元;以 及 该基准电路以建立一信号来模拟该位元线路之一 潜逃电流。 89.如申请专利范围第87项所述之装置,其中该基准 电路包含一基准位元线路;以及 该计时器包含一比较电路以接收该基准位元线路 之一信号及指示何时该基准位元线路之信号已到 达一预设门槛; 该计时器对该比较电路之指示反应以停止至少一 该等第一与第二积分的期间。 90.如申请专利范围第87项所述之装置,其中该基准 电路包含一基准位元线路;以及 该计时器包含: 一抽样器为可操作的以获得该基准位元线路之一 样本来用作为一门槛;以及 一比较器为可操作的以指示该基准位元线路之信 号位准何时已到达该门槛。 91.如申请专利范围第90项所述之装置,该计时器为 可操作的以固定一时间用于该第一积分之该第一 期间; 该基准电路之抽样器为要在该第一期间结束时对 该基准位元线路之信号抽样;以及 该计时器为要依该比较器之一指示停止该第二期 间。 92.一种资料处理系统,包含: 一滙流排; 一处理器被耦合至该滙流排; 一铁电记忆体被耦合至该滙流排,包含: 一位元线路; 一基准位元线路; 铁电记忆体胞元被耦合至该等位元线路; 一感应放大器以依该等位元线路之信号决定一铁 电记忆体之一资料値; 该感应放大器包含: 一积分器以将该位元线路之一信号相对于该基准 位元线路之一信号积分;以及 一抽样比较器包含一第一部分为可操作的以对该 积分器之一信号抽样; 该抽样比较器进一步包含一第二部分为可操作的 以依该积分器之一信号与先前所获得的一样本决 定一资料値。 93.如申请专利范围第92项所述之资料处理系统,进 一步包含一计时器为该积分器之第一与第二积分 建立期间; 该计时器为要依该基准位元线路之信号位准影响 至少一期间。 94.如申请专利范围第93项所述之资料处理系统,其 中该计时器包含: 一抽样器为可操作的以获得该基准位元线路之一 样本来用作为一门槛;以及 一比较器为可操作的以指示该基准位元线路之信 号位准何时已到达该门槛。 95.如申请专利范围第94项所述之资料处理系统,该 计时器为可操作的以固定一时间用于该第一积分 之该第一期间; 该基准电路之抽样器为要在该第一期间之结束时 对该基准位元线路之信号抽样;以及 该计时器为要依该比较器指示该基准位元线路已 到达该门槛来停止该第二积分之期间。 96.如申请专利范围第95项所述之资料处理系统,进 一步包含一重置电路以在该等第一与第二积分间 的一时段之际用一静态位准电压将包括有该基准 位元线路的该等位元线路至少之一偏压。 97.一种用在记忆体电路内之装置,包含: 一位元线路; 一积分器将一位元线路之一信号积分;以及 一自我计时器电路以依一基准信号影响该积分器 之积分期间。 98.如申请专利范围第97项所述之装置,进一步包含: 一记忆体胞元被耦合至该位元线路; 该积分器为可操作的以将该位元线路所传播之该 记忆体胞元的一信号积分;以及 一基准位元线路被耦合于一基准胞元中; 该自我计时器为可操作的以依该基准位元线路之 信号位准影响该积分器之积分期间。 99.如申请专利范围第98项所述之装置,该积分器为 可操作的以将代表相对于该基准位元线路之信号 位准被定义的位元线路之信号位准的一差别信号 积分。 100.如申请专利范围第98项所述之装置,进一步包含 : 一抽样器以在第一期间随后获得该积分器之输出 信号的一样本; 一比较器为可操作的以比较该抽样器之一样本与 该积分器之输出的信号。 101.如申请专利范围第100项所述之装置,进一步包 含一闩为可操作的以依该比较器之输出建立一资 料値。 102.如申请专利范围第101项所述之装置,该自我计 时器为可操作的以: 在一第二期间结束时使该闩赋能; 该自我计时器依该基准位元线路之信号位准建立 该第二期间之结束。 103.如申请专利范围第102项所述之装置,该自我计 时器包含: 一抽样器为可操作的以在该第一期间结束时获得 该基准位元线路之一样本;以及 一比较器为可操作的以在该基准位元线路之信号 位准到达该抽样器之样本的位准时发出信号表示 该第二期间之结束。 104.如申请专利范围第102项所述之装置,该自我计 时器进一步包含: 一门槛源极;以及 一比较器为可操作的以依该基准位元线路之信号 位准与该门槛源极之信号位准发出信号表示至少 一第一与第二期间之结束。 105.如申请专利范围第104项所述之装置,其中该比 较器包含: 一第一输入以接收该基准位元线路之信号;以及 一第二输入以接收一第二信号; 该门槛源极被配置以影响至少一该基准位元线路 之信号或该被呈现于该比较器之各别第一与第二 输入的第二信号之位准。 106.一种记忆体装置,包含: 一位元线路; 一基准位元线路; 一第一相关的双重抽样器为可操作的以获取该位 元线路之一信号与该基准位元线路之一信号的样 本;以及 一第一比较器为可操作的以根据该位元线路之信 号与该相关的双重抽样器的样本建立一输出信号 。 107.如申请专利范围第106项所述之装置,进一步包 含: 一句组线路其叠在该位元线路与基准位元线路上; 一控制器为可操作的以用一读取位准信号启动该 句组线路;以及 一计时器电路为可操作的以促成该第一相关的双 重抽样器来获得在该句组线路之一第一启动后的 样本。 108.如申请专利范围第107项所述之装置,进一步包 含: 一积分器被配置于该位元线路与该第一相关的双 重抽样器间; 该积分器为要将该位元线路之一信号积分;以及 该第一相关的双重抽样器为要对该积分器之一信 号抽样。 109.如申请专利范围第108项所述之记忆体装置,该 积分器为要将相对于该基准位元线路之信号位准 被定义的该位元线路之信号位准间的差积分。 110.如申请专利范围第107项所述之记忆体装置,进 一步包含: 一闩在该计时器之控制下为可操作的以依该第一 比较器之输出信号决定及闩住一资料値; 该计时器进一步为可操作的以在该句组线路之一 第二启动后使该闩赋能。 111.如申请专利范围第110项所述之记忆体装置,其 中该控制器为可操作的以在该第一启动后促成该 句组线路之该第二启动。 112.如申请专利范围第106项所述之记忆体装置,进 一步包含: 一门槛源极被配置于该位元线路与该第一相关的 双重抽样器间以在其间导致一偏置电压; 该门槛値为可调整的以影响该偏置电压;以及 一控制器为可操作的以在该第一比较器的作业之 际为至少一部分时间促成该门槛源极之作业。 113.如申请专利范围第112项所述之记忆体装置,进 一步包含: 一闩在该控制器之控制下为可组配的以根据该第 一比较器之信号位准决定及闩住一资料値; 该控制器为要促成该闩之作业。 114.如申请专利范围第113项所述之记忆体装置,进 一步包含: 一计时器电路为可操的以建立何时该第一相关的 双重抽样器将获取该等样本; 该计时器电路进一步为可操作的以触发该控制器 来使该闩赋能。 115.如申请专利范围第112项所述之记忆体装置,进 一步包含: 一第二比较器为可操作的以在该基准位元线路之 一信号到达一门槛位准时发出信号; 一闩可组配的以根据该第一比较器输出信号位准 决定及闩住一资料値;以及 一控制器为可操作的以在对该第二比较器反应下 使该闩赋能。 116.如申请专利范围第115项所述之记忆体装置,进 一步包含: 一门槛源极在该控制器之控制下为可操作的以作 为一门槛信号之源头; 该第二比较器以接收该门槛信号作为该门槛位准 。 117.如申请专利范围第116项所述之记忆体装置,该 控制器进一步为可操作以: 控制何时该门槛源极要提供该门槛信号至该第二 比较器;以及 该控制器进一步为可操作的以触发该第一相关的 双重抽样器在对该第二比较器之发信号下获取该 等样本。 118.如申请专利范围第112项所述之记忆体装置,进 一步包含: 一第二相关的双重抽样器在该控制器之控制下为 可操作的以获取该基准位元线路之信号位准与一 偏置信号者之样本; 该控制器为可操作的以促成该第二相关的双重抽 样器在对一固定的第一期间反应下来偏压;以及 该控制器在该第一期间后的一第二期间开始之际 进一步为可操作的以促成该第二相关的双重抽样 器之样本被用作为计时器基准位准;以及 一第二比较器为可操作的以依该基准位元线路之 信号位准、该偏置信号之位准、与该第二相关的 双重抽样器之样本的计时器基准位准来发信号表 示该第二期间之结束。 119.如申请专利范围第118项所述之记忆体装置,进 一步包含: 一闩为可操作的以接收该第一比较器之信号; 该控制器在对该第一期间之结束下进一步为可操 作的以促成该第一相关的双重抽样器获取该位元 线路之信号与该基准位元线路之信号的样本;以及 该控制器在对该第二期间之结束下进一步为可操 作的以使该闩赋能。 120.如申请专利范围第119项所述之记忆体装置,进 一步包含: 一积分器被配置于该位元线路与该第一相关的双 重抽样器间; 该积分器在该控制器之控制下为可操作的以将该 位元线路之一信号相对于该基准位元线路之一信 号而积分。 121.如申请专利范围第120项所述之记忆体装置,该 控制器为可操作的以在该等第一与第二期间之际 使该积分器赋能;以及 该第一相关的双重抽样器在控制器之控制下为可 操作的以获取该被积分之信号之一样本作为该位 元线路之信号的样本。 122.一种用于储存资料之记忆体装置,包含: 一记忆体胞元; 一基准胞元;以及 一感应放大器用于感应该记忆体胞元相对于该基 准胞元之信号,该感应放大器包含: 一差分放大器具有差别的输入与差别的输出; 一第一电容器与该等差别的输入之一成串联地被 配置; 该第一电容器为要接收该记忆体胞元之一信号; 一第二电容器与其他差别的输入成串联地被配置; 该第二电容器为要接收该基准胞元之一信号;以及 开关为可组配的以使该差分放大器的差别输入短 路至其他各差别的输出。 123.如申请专利范围第122项所述之装置,进一步包 含: 一积分器电气式地被配置于该差分放大器与记忆 体胞元间; 该积分器为可操作的以将该记忆体胞元之一信号 相对于该基准胞元之一信号而积分;以及 该积分器包含一输出以用该积分后信号来驱动该 第一电容器。 124.如申请专利范围第122项所述之装置,进一步包 含一门槛源极为选择性可操作的以影响用该等第 一与第二电容器所接收之一信号的位准。 125.如申请专利范围第124项所述之装置,进一步包 含: 一计时控制器为该积分器之第一积分建立一期间 及为该积分器之第二积分建立一期间; 该计时控制器为可操作的以在该第一期间之际关 闭该等开关及在该第二期间之际打开该等开关。 126.如申请专利范围第125项所述之装置,进一步包 含: 一闩在该计时控制器之控制下接收来自该感应放 大器之一输出; 该计时控制器在对该第二积分期间之结束反应下 为可操作的以使该闩赋能。 127.如申请专利范围第126项所述之装置,该计时控 制器为要控制该门槛源极之作业。 128.如申请专利范围第122项所述之装置,进一步包 含一计时电路以控制该等开关之作业。 129.如申请专利范围第128项所述之装置,该计时电 路包含一比较器以依该基准胞元之一信号影响一 感应时段之结束。 130.如申请专利范围第129项所述之装置,该计时电 路进一步包含: 一抽样器以在一第一感应时段结束时获取代表该 基准胞元之一信号的样本;以及 一控制器为可操作的以组配该比较器根据该基准 胞元之一信号与该抽样器之一样本来影响一第二 感应时段之结束。 131.如申请专利范围第129项所述之装置,该计时电 路进一步包含: 一可调整的门槛源极; 该比较器为可操作的以比较该基准胞元之一信号 与该可调整的门槛源极之一信号;以及 该比较器进一步为可操作的以发出信号表示对该 比较器有反应的感应时段之结束。 132.一种感应之方法,包含: 用一读取位准电压驱动一句组线路; 在驱动该句组线路之一第一期间后对一位元线路 之信号抽样;以及 在驱动该句组线路之一第二期间结束后依该位元 线路之一信号与其先前的抽样决定一资料値。 133.如申请专利范围第132项所述之感应的方法,进 一步包含: 在该第一期间后对一基准位元线路之信号抽样;以 及 在该第二期间结束后依该基准位元线路之一信号 与其先前的抽样决定一资料値。 134.如申请专利范围第133项所述之感应的方法,其 中该决定包含: 由该基准信号减除该基准信号之该样本以获取一 第一差别信号; 由该位元线路信号减除该位元线路信号之该样本 以获取一第二差别信号; 比较该第一差别信号与该第二信号;以及 根据该比较建立该资料値。 135.如申请专利范围第134项所述之感应的方法,进 一步包含用一门槛偏置来调整该等第一与第二差 别信号之一。 136.如申请专利范围第132项所述之感应的方法,进 一步包含: 将该位元线路之一信号积分;以及 使用该位元线路之积分后信号作为该位元线路之 信号。 137.如申请专利范围第136项所述之感应的方法,进 一步包含: 在该第一与该第二期间之间的一重置期间用一位 元线路偏置电压使该位元线路偏压;以及 在该重置期间之际清除该积分后之信号。 138.如申请专利范围第136项所述之感应的方法,其 中该积分包含将该位元线路之信号与一基准位元 线路之一信号间的差积分。 139.如申请专利范围第134项所述之感应的方法,进 一步包含: 比较该基准位元线路之电压与一自我计时器门槛 电压;以及 依该比较为至少一该等第一与第二期间建立一段 时间。 140.一种用于操作记忆体装置之方法,包含: 调整该等数个记忆体胞元之可极化的材料之域,该 调整包含: 施用一第一信号到至少一句组线路与至少一位元 线路间之可极化的材料,以建立该可极化的材料的 一第一极化;以及 施用一第二信号到至少一句组线路与至少一位元 线路间之可极化的材料,以建立该可极化的材料的 与该第一极化相反之一第二极化。 141.如申请专利范围第140项所述之方法,进一步包 含循序地且重复地施用该第一信号及施用该第二 信号。 142.如申请专利范围第134项所述之方法,进一步包 含: 用数条位元线路与数条句组线路间之铁电材料形 成数个记忆体胞元; 该施用第一信号包含施用一第一电压至相对于该 等数条句组线路的至少之一的该等数条位元线路 的至少之一,以在其间建立一第一电场及设定该铁 电材料之域的极化;以及 该施用第二信号包含施用一第二电压至相对于该 句组线路之该位元线路,以建立极性与该第一电场 相反之一第二电场,及逆转该铁电材料之域的极化 。 143.如申请专利范围第140项所述之方法,其中: 该形成该等数个记忆体胞元包含在数条位元线路 与数条句组线路间形成铁电材料; 该调整包含重复地及循序地用1/0资料写入该等铁 电胞元及随后用0/1资料写入该等铁电胞元。 144.如申请专利范围第143项所述之方法,其中: 该形成该等数个记忆体胞元进一步包含形成基准 胞元被耦合至该等数条位元线路之基准位元线路; 以及 该调整进一步包含: 用一控制暂存器之资料写入该基准第一的至少一 基准胞元; 改变该控制暂存器之资料;以及 在改变该控制暂存器之资料后,再次用该控制暂存 器之资料写入该至少一基准胞元。 145.如申请专利范围第144项所述之方法,其中该写 入包含: 用与该控制暂存器之资料有关的一信号驱动该基 准位元线路;以及 用一第一位准电压使与该基准位元线路相交的至 少一句组线路偏压。 146.如申请专利范围第145项所述之方法,其中驱动 该位元线路包含在该控制暂存器之资料包含"1"或" 0"之一时的一交换位准电压或在该控制暂存器之 资料包含"1"或"0"的另一时之一静态位准电压来驱 动该位元线路;该交换位准电压与静态位准电压相 对于该第一位准电压被定义用于使至少一句组线 路偏压。 147.如申请专利范围第144项所述之方法,进一步包 含: 读取该基准位元线路之该等基准胞元的资料; 比较由该等基准胞元被读取之资料与先前被写入 于其中者;以及 根据该比较决定该基准位元线路之可操作性。 148.一种测试一铁电记忆体装置之方法,包含: 电气式地耦合一基准位元线路取代一主动位元线 路至一感应放大器; 用该感应放大器感应该基准位元线路之一信号。 149.如申请专利范围第148项所述之方法,进一步包 含: 找出与被耦合至该记忆体装置之该主动位元线路 的铁电胞元之感应资料相关的该感应放大器;以及 找出可组配的记忆体装置之基准位元线路以提供 一基准信号至该感应放大器的该记忆体装置之该 基准位元线路; 该感应放大器为可操作的以在感应该主动位元线 路之一铁电记忆体胞元的资料时比较该主动位元 线路之一信号与该基准位元线路之信号。 150.如申请专利范围第149项所述之方法,进一步包 含: 在感应该基准位元线路之信号前用一第一电压位 准使该基准位元线路充电;以及 比较由具有该第一电压位准之该基准位元线路被 感应的信号。 151.如申请专利范围第148项所述之方法,其中: 该电气式地耦合包含在被耦合至该感应放大器时 交换该基准位元线路与该主动位元线路;以及 该基准位元线路之信号的感应被实施成读取被耦 合至该基准位元线路之一基准铁电胞元的资料之 一部分。 152.如申请专利范围第148项所述之方法,进一步包 含: 根据在该基准位元线路被感应之信号来决定该基 准位元线路之可操作性。 153.如申请专利范围第148项所述之方法,进一步包 含: 电气式地耦合该主动位元线路取代该基准位元线 路至该感应放大器; 写入资料至被耦合于该基准位元线路之基准胞元; 用该感应放大器读取该等基准胞元之资料;以及 比较所读取之资料与所写入者。 154.如申请专利范围第153项所述之方法,进一步包 含根据该比较决定该基准位元线路之可操作性。 155.如申请专利范围第148项所述之方法,进一步包 含: 在感应该基准位元线路之信号前用一第一电压位 准使该基准位元线路偏压; 该基准位元线路之感应包含感应该基准位元线路 之一信号相对于该主动位元线路之一信号间的差 。 156.如申请专利范围第155项所述之方法,其中该感 应包含将该基准位元线路之一信号相对于该主动 位元线路之一信号间的差积分。 157.如申请专利范围第156项所述之方法,进一步包 含: 储存0/1资料至被耦合于该基准位元线路之一基准 铁电记忆体胞元内;以及 储存0/1资料至被耦合于该主动位元线路之一主动 铁电记忆体胞元内; 该感应在储存该资料至该等主动与基准铁电记忆 体胞元内后被实施,且作为读取该基准铁电记忆体 胞元之资料的一部分。 158.一种记忆体装置,包含: 一位元线路被耦合至一第一行之铁电记忆体胞元; 一基准位元线路被耦合至一第二行之铁电记忆体 胞元; 一感应放大器以感应被该位元线路传播之电荷相 对于该基准位元线路之差;以及 一交换电路为选择性地可组配的以交换该等位元 线路与基准位元线路对该感应放大器之耦合。 159.如申请专利范围第158项所述之记忆体装置,其 中该交换电路包含: 一第一多工器以选择该等位元线路与基准位元线 路之一被电气式地耦合该感应放大器之一第一输 入;以及 一第二多工器以选择该等位元线路与基准位元线 路之另一被电气式地耦合该感应放大器之一第二 输入; 该感应放大器为要根据在其第一与第二输入之信 号间的差来输出一信号。 160.如申请专利范围第159项所述之记忆体装置,其 中该感应放大器包含一积分器以藉由将该等第一 与第二输入之信号间的差积分来建立其输出信号 。 161.如申请专利范围第160项所述之记忆体装置,进 一步包含一多工器以在该记忆体装置之各行铁电 记忆体胞元的数条可用之基准位元线路间选择该 基准位元线路。 162.如申请专利范围第161项所述之记忆体装置,进 一步包含一多工器以在该记忆体装置之各行铁电 记忆体胞元的数条可用之位元线路间选择该位元 线路。 163.如申请专利范围第162项所述之记忆体装置,进 一步包含一控制器以建立一控制信号用于组配该 多工器来选择该等数条位元线路中之一特定的位 元线路; 该控制信号亦组配与该等数条基准位元线路相关 之该多工器以选择该等数条基准位元线路中之一 特定的基准位元线路。 164.一半导体模,具有一记忆体装置于其上,该记忆 体装置包含: 数条位元线路,该等数条位元线路包含至少一基准 位元线路; 数条句组线路与该等数条位元线路交叉; 铁电材料被配置于该等数条位元线路与该等数条 句组线路间;读取电路以决定被耦合于该等数条位 元线路之一资料位元线路的一记忆体胞元之资料; 该读取电路藉由比较被该资料位元线路传播之一 信号相对于被基准位元线路传播之基准信号而决 定该资料;以及 开关电气式地被配置于该资料位元线路、基准位 元线路与读取电路间,该等开关为选择性地可操作 的以电气式地耦合该基准位元线路取代该资料位 元线路至该读取电路。 165.如申请专利范围第164项所述之半导体模,其中 该等开关包含一多工器以选择该资料位元线路与 基准位元线路之一被电气式地耦合至该读取电路 之一资料输入来提供一资料信号至该读取电路。 166.如申请专利范围第165项所述之半导体模,其中 该等开关进一步包含另一多工器以选择该资料位 元线路与基准位元线路之另一被电气式地耦合至 该读取电路之一基准输入来提供一基准信号至该 读取电路。 167.如申请专利范围第166项所述之半导体模,其中 该读取电路包含一积分放大器以将在该资料输入 与基准输入之一的信号相对于在另一者的信号间 之差积分。 图式简单说明: 第1图为一在一句组线路与位元线路间之铁电胞元 的部分断面与等体积图; 第2图为一铁电胞元之简化示意图; 第3图为一铁电胞元之极化对电压的假设图之简化 图示; 第4图为依照本发明一实施例之铁电记忆体的简化 方块图; 第5A,5B图提供一部分之铁电记忆体的简化示意图, 依照本发明之另一实施例显示位元线路、一感应 放大器、一缓冲器与数个多工器,以使该等位元线 路与该等感应放大器及缓冲器成介面; 第6图为一部分之铁电记忆体的简化示意图,依照 本发明之进一步实施例显示在资料位元线路间分 布的基准位元线路; 第7图为简化时间图,简化地显示依照本发明一实 施例在读取一铁电记忆体之际的一系列信号; 第8图为一流程图,示意地显示依照本发明一释例 性实施例的读取铁电记忆体之方法; 第9图为与本发明一释例性实施例相关的解除耦合 电路的简化示意图; 第10图为第9图之示意性呈现; 第11图为与本发明一释例性实施例相关的记忆体 模组之简化及示意性平面图,显示有解除耦合电路 与记忆体阵列; 第12图为由第11图之一区域所取得的部分断面图, 显示在一解除耦合电容器上的一记忆体晶片,其依 照本发明之一实施例可与一记忆体模组的支撑基 体区域整合在一起; 第12B图为由逆向偏压下之N-P接合面所提供之电容 器的示意图; 第13图为由第11图之一区域所取得的部分断面图, 显示用于依照本发明之释例性实施例的相关记忆 体模组之一电容器; 第13B图显示第13图之电容器的示意性呈现,可在与 一支撑基体整合的氧化物闸上之一闸层被提供;以 及 第14图为一资料处理系统之示意显示的方块图,包 含与本发明之释例性实施例相关的记忆体模组; 第15图为一简化时间图,简化地显示在写入一铁电 记忆体之际的一系列信号以协助对本发明实施例 之了解; 第16图为一部分铁电记忆体之简化示意图,显示依 照本发明一实施例感应记忆体之资料的电路; 第17-18图为时间图,显示依照本发明之释例性实施 例中与感应一铁电记忆体之资料相关的一系列信 号; 第19-20图为时间图,显示依照本发明之释例性实施 例中与感应一铁电记忆体之资料相关的另一系列 信号; 第21图为一简化流程图,表示依照本发明之释例性 实施例感应一铁电记忆体之资料; 第22图为第16图之电路用的释例性切换释例性的示 意图; 第23图为用于第16图之门槛调整的一偏置调整释例 性的示意图; 第24图为可用于第16图之自我计时释例性的抽样比 较器之示意图; 第25图为可用于第16图之资料决定释例性的抽样比 较器之示意图; 第26图为一资料处理系统之方块图; 第27图为一释例性实施例之铁电记忆体装置的选 择性偏置释例性之简化示意图,其在调节或测试一 铁电记忆体的基准位元线路之际为可操作的;以及 第28图为一释例性实施例之铁电记忆体装置的选 择性再路由释例性之简化示意图,其为可操作的, 以允许该铁电记忆体之基准位元线路的测试。 |
