减少信号路径延迟的列冗余电路

摘要

本发明公开了一种排列成行和列的存储器单元的同步DRAM，存储器单元由应用在解码的存储器地址访问，为响应解码的列地址信号，标准列驱动器激活适当的存储器单元；冗屿列驱动器编辑存储器组合分布，并可灵活地选择，以便在组合内的多个块中替换故障列；开关装置选择性地激活冗余列，并防止有缺陷的标准列的激活。因此，列冗余方法和装置最小化了标准和冗余列路径之间的时序差，并在修复故障列地址中将需要烧断熔断丝的数量减到最小。

主权项

1.一种半导体存储器件，包括：a)排列成行和列的存储器单元，所述列包括多个标准列和至少一个冗余列；b)标准列驱动器，在接收到标准时钟使能信号时，标准列驱动器响应解码的存储器地址信号，用于使能对相关标准列的访问；c)冗余列驱动器，在接收到冗余时钟使能信号时，有选择地使能相关冗余列；d)冗余解码器，用于产生表示已经寻址到有缺陷的标准列的信号；以及e)响应来自冗余解码器的信号的开关，用于将时钟信号切换到针对标准列驱动器的标准时钟使能信号或针对冗余列驱动器的冗余时钟使能信号，从而有选择地使能冗余列驱动器或标准列驱动器之一。