| 主权项 |
1.一种积体电路装置,包括:一核心方块,接受动态模拟测试及具有复数输出埠,其中该核心方块回应于输入至该核心方块之复数输入埠之该些输出埠之输出资料而产生该些埠之核心输出资料;一输入侧副逻辑电路单元,接受动态模拟测试及耦合至该核心方块之该输入埠,该输入侧副逻辑电路单元回应于输入至该输入侧副逻辑电路单元之资料而产生该些输入埠之副资料;以及一多工器(MUX)单元,位于该核心方块与该输入侧副逻辑电路单元之间,回应于一MUX控制信号而选择性提供该副资料或该输出资料至该核心方块之该输入埠。2.如申请专利范围第1项所述之积体电路装置,更包括一输出侧副逻辑电路单元,接受动态模拟测试及耦合至该核心方块之该输出埠,该输出侧副逻辑电路单元回应于从该核心方块输出之该核心输出资料而输出最终输出资料。3.如申请专利范围第2项所述之积体电路装置,其中该MUX单元包括复数多工器,该些多工器相关于该核心方块之该些埠。4.一种积体电路装置,包括:一核心方块,具有复数输入埠,复数输出埠与一向量输入端,其中该核心方块回应于该输入埠之输出资料而产生核心内部资料,以及其中该核心方块在扫描测试期间系输出该核心内部资料以及选择性回应于该核心内部资料或从该向量输入端输入之测试向量序列资料而产生核心输出资料;一输入侧副逻辑电路单元,接受动态模拟测试及耦合至该核心方块之该输入埠,该输入侧副逻辑电路单元回应于输入至该输入侧副逻辑电路单元之资料而产生该些输入埠之副资料;以及一多工器(MUX)单元,位于该核心方块与该输入侧副逻辑电路单元之间,回应于一MUX控制信号而选择性提供该副资料或该输出资料至该核心方块之该输入埠。5.如申请专利范围第4项所述之积体电路装置,更包括一输出侧副逻辑电路单元,接受动态模拟测试及耦合至该核心方块之该输出埠,该输出侧副逻辑电路单元回应于从该核心方块输出之该核心输出资料而输出最终输出资料。6.如申请专利范围第5项所述之积体电路装置,其中该核心方块包括:一第一核心逻辑电路单元,产生该核心内部资料;以及一扫描测试电路单元,耦合至该第一核心逻辑电路单元与该向量输入端,在扫描测试期间输出该核心内部资料,以及回应于该核心内部资料或该测试向量序列输入资料而选择性输出相关于该输出埠之资料。7.如申请专利范围第6项所述之积体电路装置,其中该核心方块包括一第二核心逻辑电路单元,耦合至该扫描测试电路,回应于从该扫描测试电路单元接收之该输出埠之该输出资料而产生该核心输出资料。8.如申请专利范围第7项所述之积体电路装置,其中该扫描测试电路单元包括对应各输出埠之复数多工器与至少一个正反器。9.如申请专利范围第8项所述之积体电路装置,其中该扫描测试电路单元包括对应各输出埠之两个多工器与一个正反器。10.如申请专利范围第7项所述之积体电路装置,其中该扫描测试电路单元包括对应各输出埠之至少一个多工器与至少一个正反器。11.如申请专利范围第10项所述之积体电路装置,其中该扫描测试电路单元包括对应各输出埠之一个多工器与一个正反器。12.如申请专利范围第7项所述之积体电路装置,其中该核心方块具有一向量输出端,以及其中该扫描测试电路单元在扫描测试期间序列输出该核心内部资料至该向量输出端。13.一种测试一积体电路装置之方法,该积体电路装置内之复数待测相关巨集方块系架构成接受动态模拟测试,该方法包括:回应于从该巨集方块外部输入至一第一副逻辑电路单元之资料,在该巨集方块之该第一副逻辑电路单元产生副资料以输入至该巨集方块之一核心方块之复数输入埠;提供该副资料或该核心方块之复数输出埠之输出资料至一多工器(MUX)单元,该多工器单元耦合于该核心方块与该第一副逻辑电路单元之间,该多工器单元回应于一MUX控制信号而选择性提供该副资料或该输出资料至该核心方块之该输入埠;以及从该MUX输入至该核心方块之输入在该核心方块处产生该输出埠之输出资料。14.一种测试一积体电路装置之方法,该积体电路装置内之复数待测相关巨集方块之一核心方块系具有一向量输入端且架构成接受扫描测试,而其他相关巨集方块系架构成接受动态模拟测试,该方法包括:回应于从该巨集方块外部输入至一第一副逻辑电路单元之资料,在其他相关巨集方块之该第一副逻辑电路单元产生副资料以输入至该核心方块之复数输入埠;提供该副资料或该核心方块之复数输出埠之输出资料至一多工器(MUX)单元,该多工器单元耦合于该核心方块与该第一副逻辑电路单元之间,该多工器单元回应于一MUX控制信号而选择性提供该副资料或该输出资料至该核心方块之该输入埠;回应于输入至该核心方块之输入埠之输入资料而在该核心方块产生核心内部资料;在扫描测试期间从该核心方块输出该核心内部资料;以及回应于该核心内部资料或从该向量输入端输入之测试向量序列输入资料而在该核心方块处选择性产生该输出埠之核心输出资料。15.一种半导体装置,包括:一第一副逻辑电路单元,设计成可接受一动态模拟测试法且处理从外部接收之资料以产生各埠之副资料;一MUX单元,一MUX控制信号所控制且选择性输出各埠之该副资料或各埠之核心输出资料;一核心方块,设计成可接受该动态模拟测试法且处理从该MUX单元接收之各埠之该输出资料以产生各埠之该核心输出资料;以及一第二副逻辑电路单元,设计成可接受该动态模拟测试法且处理从该核心方块接收之各埠之该核心输出资料以输出最终输出资料至外部。16.一种半导体装置,包括:一第一副逻辑电路单元,设计成可接受一动态模拟测试法且处理从外部接收之资料以产生各埠之副资料;一MUX单元,一MUX控制信号所控制且选择性输出各埠之该副资料或各埠之核心输出资料;一核心方块,处理从该MUX单元接收之各埠之该输出资料以产生核心内部资料以及利用一扫描测试法以输出各埠之该核心内部资料至外部,或选择性处理各埠之该核心内部资料或处理被当成一测试向量之各埠之序列输入资料以产生各埠之该核心输出资料;以及一第二副逻辑电路单元,设计成可接受该动态模拟测试法且处理从该核心方块接收之各埠之该核心输出资料以输出最终输出资料至外部。17.如申请专利范围第16项所述之半导体装置,其中该核心方块包括:一第一核心逻辑电路单元,处理从该MUX单元接收之各埠之该输出资料以产生该核心内部资料;一扫描测试电路单元,利用该扫描测试法以输出各埠之该核心内部资料至外部,或者选择性输出各埠之该核心内部资料或各埠之该序列输入资料来当成该测试向量;以及一第二核心逻辑电路单元,处理从该扫描测试电路单元接收之各埠之该输出资料而产生各埠之该核心输出资料。18.如申请专利范围第17项所述之半导体装置,其中该扫描测试电路单元包括对应各埠之两个多工器与一个正反器。19.如申请专利范围第17项所述之半导体装置,其中该扫描测试电路单元包括对应各埠之一个多工器与一个正反器。20.一种半导体装置之测试方法,该半导体装置内之所有巨集方块系设计成接受一动态模拟测试法,该测试方法包括:在包括于该巨集方块内之一第一副方块处理从外部接收之资料以产生各埠之副资料;在包括于该巨集方块内且被一MUX控制信号所控制之一MUX处选择性输出各埠之该副资料或各埠之核心输出资料;在包括于该巨集方块内之一核心方块处理从该MUX接收之各埠之该输出资料以产生各埠之该核心输出资料;以及在包括于该巨集方块内之一第二副方块处理从该核心方块接收之各埠之该核心输出资料而输出最终输出资料至外部。21.一种半导体装置之测试方法,该半导体装置内之巨集方块之一核心方块系设计成接受一扫描测试法而该巨集方块之其他方块系设计成接受一动态模拟测试法,该测试方法包括:包括于该巨集方块之该其他方块内之一第一副方块处理从外部接收之资料以产生各埠之副资料;包括于该巨集方块之该其他方块内且被一MUX控制信号所控制之一MUX选择性输出各埠之该副资料或各埠之核心输出资料;包括于该巨集方块内之该核心方块处理从该MUX接收之各埠之该输出资料以产生各埠之核心内部资料,或者选择性处理从各埠之该核心内部资料或处理从外部接收之当成一测试向量之序列输入资料以产生各埠之该核心输出资料;以及包括于该巨集方块之该其他方块内之一第二副方块处理从该核心方块接收之各埠之该核心输出资料而输出最终输出资料至外部。22.如申请专利范围第21项所述之测试方法,其中各埠之该核心内部资料可由一扫描测试电路利用该扫描测试法而输出至该外部。23.如申请专利范围第22项所述之测试方法,其中该扫描测试电路单元包括对应各埠之两个多工器与一个正反器。24.如申请专利范围第23项所述之测试方法,其中该扫描测试电路单元包括对应各埠之一个多工器与一个正反器。图式简单说明:第1图显示包括一核心方块之传统IC装置之方块图;第2图显示一周边扫描测试电路包括各埠之电路以及第一与第二副逻辑电路单元,而非该核心方块,系设计成可接受扫描测试方法之情况下,具有靠近第1图之核心方块之扫描测试电路之电路图;第3图显示只有核心方块设计成可接受扫描测试方法下,靠近第1图之核心方块之各输入端之扫描测试电路之电路图;第4图显示只有核心方块设计成可接受扫描测试方法下,靠近第1图之核心方块之各输出端之扫描测试电路之电路图;第5图显示装置本发明实施例之包括一扫描测试电路之一IC(半导体)装置之方块图;以及第6图显示第5图之该扫描测试电路之电路图。 |
