| 主权项 |
1.一种非依电性半导体记忆体,包含:一非依电性记忆体晶胞,其系用于响应于资料来储存一电荷;及一记忆体晶胞驱动部份,其系用于驱动该记忆体晶胞;其中,该记忆体晶胞驱动部份执行在一第一决定条件下决定从该记忆体晶胞读取之资料之通过/不及格而然后把一讯号施加到该被决定为不及格之记忆体晶胞俾改变被储存于该记忆体晶胞内之电荷量的第一决定处理,及执行在一个比该第一决定条件放宽之第二决定条件下决定从该记忆体晶胞读取之资料之通过/不及格的第二决定处理。2.如申请专利范围第1项所述之非依电性半导体记忆体,其中,该通过/不及格系藉由把一个比在该第二决定处理中所使用之参考电流小的电流设定作为参考电流来在一写入验证中于该第一决定处理中被决定,而且该通过/不及格系藉由把一个比在该第二决定处理中所使用之参考电流大的电流设定作为参考电流来在一抹除验证中于该第一决定处理被决定。3.如申请专利范围第1项所述之非依电性半导体记忆体,其中,该通过/不及格系藉由使用一个临界値系比在该第二决定处理中所使用之参考晶胞高的参考晶胞来在一写入验证中于该第一决定处理中被决定,而且该通过/不及格系藉由使用一个临界値系比在该第二决定处理中所使用之参考晶胞低的参考晶胞来在一抹除验证中于该第一决定处理中被决定。4.如申请专利范围第1项所述之非依电性半导体记忆体,其中,该记忆体晶胞驱动部份具有一参考电流产生电路和一控制部份,该参考电流产生电路系用于产生一个对应于该第一决定条件的第一参考电流及一个对应于该第二决定条件的第二参考电流,该控制部份系用于驱动/控制该参考电流产生电路。5.如申请专利范围第4项所述之非依电性半导体记忆体,其中,该参考电流产生电路由数个临界电压不同的电晶体组成。6.如申请专利范围第4项所述之非依电性半导体记忆体,其中,该参考电流产生电路由一参考电晶体、一连接在一字线与该参考电晶体之闸极之间的位准控制电晶体、及一用于把该参考电压之目的地切换到该位准控制电晶体与该参考电晶体之闸极中之任一者的切换电路。7.如申请专利范围第1项所述之非依电性半导体记忆体,其中,该记忆体晶胞是为一个响应于该资料来把电荷储存于一绝缘薄膜的单一闸极记忆体晶胞。8.如申请专利范围第1项所述之非依电性半导体记忆体,其中,该记忆体晶胞是为一个响应于该资料来把电荷储存于一悬浮闸极的记忆体晶胞。9.如申请专利范围第1项所述之非依电性半导体记忆体,其中,该记忆体晶胞是为一个对应于多位准的记忆体晶胞,而且该第一决定条件与该第二决定条件系每一位准独立地设定。10.一种于验证一非依电性记忆体晶胞之资料时执行在该非依电性记忆体晶胞中之资料写入或资料抹除的非依电性半导体记忆体运作方法,包含如下之步骤:在一第一决定条件下从该记忆体晶胞读取资料俾决定通过/不及格,而然后如果该资料被决定为不及格的话把一讯号施加到该记忆体晶胞俾改变被储存于该记忆体晶胞内之电荷量的第一决定处理;及在一个比该第一决定条件放宽之第二决定条件下从该记忆体晶胞读取资料俾决定该通过/不及格的第二决定处理;其中,当该资料在该第二决定处理中被决定为不及格时过程系从该第一决定处理开始重覆。11.一种非依电性半导体记忆体运作方法,包含如下之步骤:设定一开始位址于一位址计数器内的第一步骤;在一第一写入决定条件下从一个具有一被设定于该位址计数器内之位址之记忆体晶胞读取资料俾决定通过/不及格的第二步骤;当该资料在该第二步骤中被决定为不及格时把一写入脉冲施加到该记忆体晶胞的第三步骤;当该资料在该第二步骤中被决定为通过或者当该第三步骤被结束时决定被设定于该位址计数器内之位址是否为结束位址的第四步骤;当在该第四步骤中被决定为否时改变在该位址计数器内之値,而然后把过程移转到该第二步骤的第五步骤;当在该第四步骤中被决定为是时把一开始位址设定于该位址计数器内的第六步骤;在一个比该第一写入决定条件放宽之第二写入决定条件下从该具有被设定于该位址计数器内之位址之记忆体晶胞读取资料俾决定通过/不及格的第七步骤;决定该被设定于该位址计数器内之位址是否为结束位址的第八步骤;当在该第八步骤中被决定为否时改变在该位址计数器内之値,而然后把过程移转到该第七步骤的第九步骤;及当在该第八步骤中被决定为是时被执行,而且当在该第七步骤中被决定为不及格时使过程返回该第一步骤的第十步骤。12.如申请专利范围第11项所述之非依电性半导体记忆体运作方法,其中,当在该第七步骤中被决定为不及格时该过程系直接返回该第一步骤。13.如申请专利范围第11或12项所述之非依电性半导体记忆体运作方法,其中,该记忆体晶胞是为一个对应于多位准的记忆体晶胞,而且该第一决定条件与该第二决定条件系每一个位准个别地设定。14.如申请专利范围第11或12项所述之非依电性半导体记忆体运作方法,其中,该第一步骤到该第十步骤系在检验步骤中被执行,而且该第一写入决定条件与该第二写入决定条件系藉着一外部检验设备来被设定。15.一种非依电性半导体记忆体运作方法,包含如下之步骤:把一开始位址设定于一位址计数器内的第一步骤;在一第一抹除决定条件下从一具有被设定于该位址计数器内之位址之记忆体晶胞读取资料俾决定通过/不及格的第二步骤;决定一个被设定于该位址计数器内之位址是否为结束位址的第三步骤;当在该第三步骤中被决定为否时改变一个在该位址计数器内之値,而然后把过程移转到该第二步骤的第四步骤;当在该第三步骤中被决定为是时被执行,而且当在该第二步骤中被决定为不及格之记忆体晶胞系呈现时把一抹除脉冲集体地施加到具有该开始位址到该结束位址之记忆体晶胞的第五步骤;把该开始位址设定于该位址计数器内的第六步骤;在一个比该第一抹除决定条件放宽之第二抹除决定条件下从具有该被设定于该位址计数器内之位址之记忆体晶胞读取资料俾决定通过/不及格的第七步骤;决定被设定于该位址计数器内之位址是否为结束位址的第八步骤;当在该第八步骤中被决定为否时改变在该位址计数器内之値,而然后把过程移转到该第七步骤的第九步骤;及当在该第八步骤中被决定为是时被执行,或者当在该第七步骤中被决定为不及格之记忆体晶胞系呈现时使过程返回该第一步骤的第十步骤。16.如申请专利范围第15项所述之非依电性半导体记忆体运作方法,其中,当在该第二步骤中被决定为不及格时该过程直接进入该第五步骤,而然后一抹除脉冲系被集体地施加到具有该开始位址到该结束位址的记忆体晶胞。17.如申请专利范围第15项所述之非依电性半导体记忆体运作方法,其中,当在该第七步骤中被决定为不及格时该过程直接进入该第一步骤。18.如申请专利范围第15至17项中之任一项所述之非依电性半导体记忆体运作方法,其中,该第一步骤到该第十步骤系在检验步骤中被执行,而且该第一抹除决定条件与该第二抹除决定条件系藉着一外部检验设备来被设定。图式简单说明:第1图是为一显示在习知技术中之验证之概念的图示(#1);第2图是为一显示在习知技术中之验证之概念的图示(#2);第3图是为一显示在一习知非依电性半导体记忆体中之写入验证运作的流程图;第4图是为一显示在该习知非依电性半导体记忆体中之抹除验证运作的流程图;第5图是为一显示本发明之第一实施例之一SONOS非依电性半导体记忆体之记忆体晶胞形成部份的平面图;第6A图是为一沿着第5图中之Ⅰ-Ⅰ线的剖视图、第6B图是为沿着第5图中之Ⅱ-Ⅱ线的剖视图、而第6C图是为沿着第5图中之Ⅲ-Ⅲ线的剖视图;第7图是为一显示该SONOS非依电性半导体记忆体之电路结构的方块图;第8图是为一显示被设置在该第一实施例之非依电性半导体记忆体之感应放大器部份内之通过/不及格决定电路之结构的电路图;第9图是为一显示在该第一实施例中之验证之概念的图示(#1);第10图是为一显示在该第一实施例中之验证之概念的图示(#2);第11图是为一显示在该第一实施例之非依电性半导体记忆体内之写入验证运作的流程图;第12图是为一显示在该第一实施例之非依电性半导体记忆体内之抹除验证运作的流程图;第13图是为一显示本发明之第二实施例之非依电性半导体记忆体之通过/不及格决定电路之结构的电路图;第14图是为一显示本发明之第三实施例之非依电性半导体记忆体之通过/不及格决定电路之结构的电路图;第15图是为一显示在一多-位准记忆体中之临界电压之分布及对应于个别之値之决定位准的概念图;第16A和16B图是为显示在本发明之第四实施例之非依电性半导体记忆体内之写入验证运作的流程图;第17图是为一显示一悬浮闸极记忆体(NOR闸型)之例子的剖视图;第18图是为一显示一悬浮闸极记忆体(快闪记忆体)之电路结构的方块图;及第19图是为一显示该非依电性半导体记忆体之检验方法之要点的图示。 |
