半导体积体电路及半导体积体电路的制造方法

摘要

以串级(cascode)连接之P型通道金属氧化物场效电晶体(P channel MOSFET)4,5构成射频放大电路21，用以将调幅播送信号放大。因系依串级之方式作连接，故可令P型通道金属氧化物场效电晶体之源极、闸极间的回授容量变小，而使动力稳定。再者，因调幅播放信号之放大电路系以P型通道金属氧化物场效电晶体构成，故除可降低闪变效应(flicker)杂音外，复可依互补式金属氧化物半导体(CMOS)数位电路相同之MOS制法用以制造者。

主权项

1.一种半导体积体电路、系具备有:放大电路,系用以放大调幅播送信号,其由用以放大调幅(AM)播送信号之第1 P型通道金属氧化半导体场效电晶体(P-MOSFET)之放大电路、及与该第1 P-MOSFET作串级连接之第2 P-MOSFET所构成;和CMOS数位电路。2.一种半导体积体电路、系具备有:放大电路,系用以放大调幅播送信号、其由用以放大调幅(AM)播送信号之第1 P-MOSFET之放大电路、及与该第1 P-MOSFET作串级连接之第2 P-MOSFET所构成;CMOS数位电路;其中该第1 P-MOSFET、第2 P-MOSFET、以及CMOS数位电路,系依CMOS制程形成在同一电路基板上。3.一种半导体积体电路、系具备有:放大电路,系用以放大调幅播送信号,其由用以放大调幅(AM)播送信号之第1 P-MOSFET之放大电路、及对该第1 P-MOSFET赋予一定偏压之偏压电路所构成;和CMOS数位电路;其中该第1 P-MOSFET、偏压电路、以及CMOS数位电路、系依CMOS制程形成在同一电路基板上。4.一种半导体积体电路、系具备有:放大电路,系用以放大调幅播送信号,其由用以放大调幅(AM)播送信号之第1 P-MOSFET之放大电路、和与该第1 P-MOSFET作串级连接之第2 P-MOSFET、以及对该第1 P-MOSFET赋予一定偏压之偏压电路所构成;和CMOS数位电路;其中该第1 P-MOSFET、第2 P-MOSFET、偏压电路、以及CMOS数位电路,系依CMOS制程形成在同一电路基板上。5.如申请专利范围第1项之半导体积体电路,其中尚具有自动增益控制(AGC)电路,用以控制该第2 P-MOSFET之放大量者。6.如申请专利范围第2项之半导体积体电路,其中尚具有自动增益控制(AGC)电路,用以控制该第2 P-MOSFET之放大量者。7.如申请专利范围第4项之半导体积体电路,其中尚具有自动增益控制(AGC)电路,用以控制该第2 P-MOSFET之放大量者。8.如申请专利范围第2项至第7项中任一项之半导体积体电路,其中该偏压电路具有:由该第1 P-MOSFET与电流反射镜(current mirror)电路构成之第3 MOSFET者。9.如申请专利范围第8项之半导体积体电路,其中该偏压电路具有由该第1 P-MOSFET与该电流反射镜电路所构成之第3 MOSFET,而该第3 MOSFET之通道宽与该第1P-MOSFET之通道宽的比例关系为1:k(k≧1)者。10.如申请专利范围第8项之半导体积体电路,其中该偏压电路中,泄极(drain)或源极(source)中之一者系接于电源电压,泄极或源极之另一者系接于定电流源,而闸极(gate)则接于该定电流源者。11.如申请专利范围第9项之半导体积体电路,其中该偏压电路中,泄极(drain)或源极(source)中之一者系接于电源电压,泄极或源极之另一者系接于定电流源,而闸极(gate)则接于该定电流源者。12.一种制造半导体积体电路之方法,系将:用以放大调幅播放信号之第1 P-MOSFET;以串级方式连接该第1 P-MOSFET之第2 P-MOSFET;及CMOS数位电路等,依CMOS制造方式形成于同一电路基板上者。13.如申请专利范围第12项之半导体积体电路制造方法,其中系设有用以控制该第2 P-MOSFET放大量之AGC电路者。14.如申请专利范围第12项之半导体积体电路制造方法,其中系形成有以该第2 P-MOSFET与电流反射镜电路所构成之第3 MOSFET,而该第3 MOSFET之通道宽与该第1 P-MOSFET之通道宽,两者之比例关系作成为1:k(k≧1)者。图式简单说明:第1图为第1实施例射频放大电路之电路构成图。第2图为第1实施例调幅受信机用IC方块图。第3图为闪变效应杂讯之说明图。第4图为第2实施射频放大电路之电路构成图。第5图为习用调幅播送信电路构成图。