| 主权项 |
1.一种形成一双输出端(dual-port)DRAM记忆体的方法,包括以下步骤:a.依序沈积一氧化层垫和一氮化层在一半导体基板上;b.形成复数个浅沟渠隔离(STI)于该半导体基板内,并定义出元件主动区域;c.进行一化学机械研磨程序(CMP),将该等复数个浅沟渠隔离的表面磨平,并裸露该氮化层于该半导体基板上;d.对该等复数个浅沟渠隔离之一进行一冠状微影蚀刻(crown photo/crown etch)步骤,以作为该双输出端DRAM记忆体之一预定浅沟渠电容,其中,该冠状微影蚀刻步骤系将该浅沟渠隔离内的绝缘物移除;e.对该半导体基板进行一N型井和/或P型井的植入步骤;f.形成一氧化层,以作为电晶体闸氧化层和该预定浅沟渠电容之介电层;以及g.同步形成复数个电晶体闸极和该预定浅沟渠电容之上极板,其中,在该预定浅沟渠电容的左右两侧各有该等复数个电晶体之一。2.如申请专利范围第1项所述之方法,其中,在上述步骤d之后,对该预定浅沟渠电容之沟渠侧壁进行一自我对准的离子布植步骤,以使该预定浅沟渠电容之电性均匀。3.如申请专利范围第2项所述之方法,其中,该自我对准的离子布植的掺质,是使用选自由氮气、氩气或其他钝气所组成之组群。4.如申请专利范围第2项所述之方法,其中,该自我对准的离子布植,系为一启始电压离子布植。5.如申请专利范围第1项所述之方法,其中,该预定浅沟渠电容的表面积包括该沟渠侧壁、该沟渠底面和该沟渠周围顶面。6.如申请专利范围第1项所述之方法,其中,在上述步骤d之后,才依序除去该氮化层和该氧化层垫。7.如申请专利范围第6项所述之方法,其中,在除去该氮化层和该氧化层垫之后,形成一牺牲氧化层,并在进行该N型井和/或P型井的植入步骤之后,除去该牺牲氧化层。8.一种形成一双输出端(dual-port)DRAM记忆体的方法,包括以下步骤:a.依序沈积一氧化层垫和一氮化层在一半导体基板上;b.形成复数个浅沟渠隔离(STI)于该半导体基板内,并定义出元件主动区域;c.进行一化学机械研磨程序(CMP),将该等复数个浅沟渠隔离的表面磨平,并裸露该氮化层于该半导体基板上;d.对该等复数个浅沟渠隔离之一进行一冠状微影蚀刻(crown photo/crown etch)步骤,以作为该双输出端DRAM记忆体之一预定浅沟渠电容,其中,该冠状微影蚀刻步骤系将该浅沟渠隔离内的绝缘物移除;e.对该半导体基板进行一N型井和/或P型井的植入步骤;f.形成一氧化层,以作为电晶体闸氧化层和该预定浅沟渠电容之介电层;以及g.同步形成复数个电晶体闸极和该预定浅沟渠电容之上极板,其中,在该预定浅沟渠电容的一侧前后端各有该等复数个电晶体之一。9.如申请专利范围第8项所述之方法,其中,在步骤d之后,对该预定浅沟渠电容之沟渠侧壁进行一自我对准的离子布植步骤,以使该预定浅沟渠电容之电性均匀。10.如申请专利范围第9项所述之方法,其中,该自我对准的离子布植的掺质,是使用选自由氮气、氩气或其他钝气所组成之组群。11.如申请专利范围第9项所述之方法,其中,该自我对准的离子布植,系为一启始电压离子布植。12.如申请专利范围第8项所述之方法,其中,该预定浅沟渠电容的表面积包括该沟渠侧壁、该沟渠底面和该沟渠周围顶面。13.如申请专利范围第8项所述之方法,其中,在上述步骤d之后,才依序除去该氮化层和该氧化层垫。14.如申请专利范围第13项所述之方法,其中,在除去该氮化层和该氧化层垫之后,形成一牺牲氧化层,并在进行该N型井和/或P型井的植入步骤之后,除去该牺牲氧化层。15.一种双输出端(dual-port)DRAM记忆体布局结构,其系包括复数个记忆胞,其中,该双输出端DRAM单位记忆胞系以一逻辑制程制得并包含:一浅沟渠电容;两个电晶体,系分别位于该浅沟渠电容之左右两对角线侧,且该等电晶体之汲极分别与该浅沟渠电容的左右两端相连;两个字语线(word line),分别自该等电晶体之闸极延伸出;和两个位元线(bit line),分别与该等电晶体之源极相连。16.一种双输出端(dual-port)DRAM记忆体布局结构,其系包括复数个记忆胞,其中,该双输出端DRAM单位记忆胞系以一逻辑制程制得并包含:一浅沟渠电容;两个电晶体,系皆位于该浅沟渠电容之一侧且呈前后对齐排列,且该等电晶体之汲极分别与该浅沟渠电容的前后两端相连;一个字语线(word line),贯连该等电晶体之闸极且自该等电晶体之闸极延伸出;和两个位元线(bit line),分别与该等电晶体之源极相连。图式简单说明:图一A和图一B,系显示两种DRAM记忆胞(memory cell)和其位元线运作(bitline operation)情形;图二至图十二,系为本发明之一实施例在进行以制作逻辑制程为主的嵌入式(embedded)双输出端(dual-port)DRAM记忆体的步骤剖面示意图;以及图十三和图十四系显示本发明以逻辑制程的设计原则(design rule),来制作具有最小单位记忆胞(unitcell)面积之两种双输出端(dual-port)DRAM记忆胞布局平面图(cell layout top view)。 |
