| 主权项 |
1.一种半导体封装件制法,系包含以下步骤: 制备一基板,该基板具有一第一电路层及第二电路 层,且该第一及第二电路层之间系以一绝缘芯层分 隔开; 于该第二电路层上形成至少一开口; 自该第二电路层开口处往该芯层方向开设一开孔, 以使该开孔贯穿该芯层而与该第二电路层之开口 相接; 于该第一电路层相对应于该开孔之位置上另形成 至少一连通开孔之贯穿槽孔,且该槽孔之面积小于 该开孔面积,以使该槽孔周围之第一电路层暴露于 开孔中; 于该贯穿槽孔及开孔内壁敷设一金属层,以使该金 属层与基板电路层之间形成电性连结关系; 于该基板之第一电路层上接置至少一晶片,俾令该 晶片封盖住该贯穿槽孔; 于该晶片及第一电路层间焊接多数电性连接件,以 使该晶片与基板间形成电性连接关系;以及 于该基板上成型一封装胶体,用以密封该电性连接 件、贯穿槽孔及开孔。 2.如申请专利范围第1项之制法,其中,该第一电路 层槽孔与第二电路层开口系藉一蚀刻技术(Etching) 制成。 3.如申请专利范围第1项之制法,其中,该芯层开孔 系藉一雷射钻孔技术(Laser Drilling)制成。 4.如申请专利范围第1项之制法,其中,该金属层系 一铜层。 5.如申请专利范围第4项之制法,其中,该铜层表面 上另镀有一镍金层(Ni/Au Layer)。 6.如申请专利范围第1项之制法,其中,该电性连接 件系一金线。 7.如申请专利范围第1项之制法,其中,该电性连接 件系一锡焊凸块(Solder Bump)。 8.如申请专利范围第1项之制法,其中,该电性连接 件系收纳于基板开孔中。 9.如申请专利范围第1项之制法,其中,该封装胶体 系藉一传送式模压制程(Transfer Molding)成型于该基 板上。 10.如申请专利范围第1项之制法,其中,成型于该基 板开孔内之封装胶体高度系小于等于该基板厚度 。 11.一种半导体封装件制法,系包含以下步骤: 准备一基板,该基板具有一第一电路层及第二电路 层,且该第一及第二电路层之间系以一绝缘芯层分 隔开; 于该第二电路层上形成至少一开口; 自该第二电路层开口处往该芯层方向开设一开孔, 以使该开孔伸入而未贯穿该芯层并与该第二电路 层之开口相接; 于该第一电路层相对应于该开孔之位置上另形成 至少一贯穿至该开孔之槽孔,该槽孔面积小于该开 孔面积,以使该贯孔周围之第一电路层暴露于该开 孔中; 于该槽孔及开孔内壁敷设一金属层,以使该金属层 与基板电路层之间形成电性连接关系; 于该基板之第一电路层上接设至少一晶片,俾令该 晶片封盖住该槽孔; 于该晶片及第一电路层间焊接多数电性连接件,以 使该晶片与基板间形成电性连接关系;以及 于该基板上成型一封装胶体,用以密封该电性连接 件、槽孔及开孔。 12.如申请专利范围第11项之制法,其中,该第一电路 层槽孔与第二电路层开口系藉一蚀刻技术(Etching) 制成。 13.如申请专利范围第11项之制法,其中,该金属层系 一铜层。 14.如申请专利范围第13项之制法,其中,该铜层上另 镀设一镍金层(Ni/Au Layer)。 15.如申请专利范围第11项之制法,其中,该电性连接 件系一金线。 16.如申请专利范围第11项之制法,其中,该电性连接 件系一锡焊凸块(Solder Bump)。 17.如申请专利范围第11项之制法,其中,该电性连接 件系收纳于基板开孔中。 18.如申请专利范围第11项之制法,其中,该封装胶体 系藉一传送式模压制程(Transfer Molding)成型于该基 板上。 19.如申请专利范围第11项之制法,其中,成型于该基 板开孔内之封装胶体高度系小于等于该基板厚度 。 图式简单说明: 第1图系表示美国专利第6,218,731号案之半导体封装 件之剖面示意图; 第2图系表示传统窗型球栅阵列式半导体封装件进 行封胶及切割制程之流程示意图; 第3图系表示本发明之窗型球栅阵列式半导体封装 件之剖面示意图; 第4A至4F图系表示本发明窗型半导体封装件之制作 流程示意图;以及 第5A至5D图系表示用于本发明窗型半导体封装件之 晶片承载件另一实施例之制作流程示意图。 |
