| 主权项 |
1.一种积体电路,其具有一记忆体矩阵,其具有以第一与第二方向彼此连接之复数个记忆体胞元,该记忆体胞元包含:复数个记忆体胞元,其系分组成复数个记忆体元件;至少一冗余记忆体元件,其具有复数个冗余记忆体胞元;以及R个部分,其R系一大于或等于2之整数,该R个部分会逻辑地将该冗余与记忆体元件区分为R个区段,其中一冗余区段可被使用于该记忆体元件之各区段中,以修复一个或多个有缺陷的记忆体胞元。2.如申请专利范围第1项之积体电路,其中该记忆体胞元与冗余记忆体胞元系为铁电性记忆体胞元。3.如申请专利范围第1项之积体电路,其中该记忆体元件之记忆体胞元与该冗余记忆体胞元或该冗余元件系被排列于记忆体串链中。4.如申请专利范围第3项之积体电路,其中该记忆体胞元与冗余记忆体胞元系为铁电性记忆体胞元。5.如申请专利范围第1项至第4项之一的积体电路,其中该R个部分系于第一方向。6.如申请专利范围第1项至第4项之一的积体电路,其中该冗余元件之区段系用于修复位于的该矩阵中对应部分记忆体元件之有缺陷部分。7.如申请专利范围第1项至第4项之一的积体电路,其中该R系等于2y,其中y系一等于或大于1之整数。8.如申请专利范围第5项之积体电路,其中该第一方向系沿着该字元线的方向。9.如申请专利范围第8项之积体电路,其中该冗余元件之区段系用于修复位于的该矩阵中对应部分记忆体元件之有缺陷部分。10.如申请专利范围第9项之积体电路,其中该R系等于2y,其中y系一等于或大于1之整数。11.如申请专利范围第8项之积体电路,其中该R系等于2y,其中y系一等于或大于1之整数。图式简单说明:第一图系说明排列于习用串链结构中记忆体胞元之栏。第二图系说明习用之冗余系统于具有串链结构之记忆体阵列。第三图系根据本发明之一实施例说明具有冗余之一记忆体矩阵。第四图系说明在一非串链结构记忆体矩阵中的冗余系统。 |
