| 主权项 |
1.一种自对准埋入带的形成方法,包括下列步骤:提供一半导体基底,该半导体基底形成有一沟槽;于该沟槽下半部顺应性形成一领型氧化层,并于该沟槽下半部形成一导电层;蚀刻露出表面之该领型氧化层至该领型氧化层低于该导电层之顶部表面,以在该导电层与该沟槽间形成一凹槽;于该凹槽内填入一掺杂导电层;使该掺杂导电层之掺质扩散至该半导体基底以形成一离子扩散区,该离子扩散区为埋入带;对该导电层及该掺杂导电层进行回蚀刻步骤至低于该离子扩散区顶部;及于该沟槽底部形成一沟槽顶部绝缘层,该沟槽顶部绝缘层之高度低于该离子扩散区顶部。2.如申请专利范围第1项所述之自对准埋入带的形成方法,其中该领型氧化层为氧化层。3.如申请专利范围第1项所述之自对准埋入带的形成方法,其中该导电层为多晶矽层。4.如申请专利范围第1项所述之自对准埋入带的形成方法,其中该掺杂导电层为掺杂多晶矽层。5.如申请专利范围第1项所述之自对准埋入带的形成方法,其中该掺杂导电层与该凹槽间更形成有一薄氮化层。6.如申请专利范围第5项所述之自对准埋入带的形成方法,其中该薄氮化层之厚度小于10。7.如申请专利范围第6项所述之自对准埋入带的形成方法,其中该薄氮化层之厚度大体为6。8.如申请专利范围第1项所述之自对准埋入带的形成方法,其中该掺质为砷。9.如申请专利范围第1项所述之自对准埋入带的形成方法,其中该沟槽顶部绝缘层为沟槽顶部氧化层。10.一种具有自对准埋入带之垂直记忆单元的形成方法,包括下列步骤:提供一半导体基底,该半导体基底形成有一沟槽;于该半导体基底及该沟槽之表面上顺应性形成一领型介电层,并于该领型介电层上形成一第一导电层,且该第一导电层填满该沟槽;对该第一导电层进行回蚀刻步骤以在该沟槽下半部形成一第二导电层;蚀刻露出表面之该领型介电层至该领型介电层低于该导电层之顶部表面,以在该第二导电层与该沟槽间形成一凹槽;于该沟槽及该凹槽之表面上顺应性形成一薄氮化层;于该凹槽内填入一掺杂导电层;对该半导体基底进行加热步骤以使该掺杂导电层之掺质扩散至该半导体基底以形成一离子扩散区,该离子扩散区为埋入带;对该第二导电层及该掺杂导电层进行回蚀刻步骤至低于该离子扩散区顶部;去除露出表面之该薄氮化层;于该沟槽底部形成一沟槽顶部绝缘层,该沟槽顶部绝缘层之高度低于该离子扩散区顶部;于该沟槽之侧壁上顺应性形成一闸极介电层;及于该沟槽内形成一第三导电层。11.如申请专利范围第10项所述之具有自对准埋入带之垂直记忆单元的形成方法,其中该领型介电层为氧化层。12.如申请专利范围第10项所述具有自对准埋入带之垂直记忆单元的形成方法,其中该第一导电层为多晶矽层。13.如申请专利范围第10项所述之具有自对准埋入带之垂直记忆单元的形成方法,其中该薄氮化层之厚度小于10。14.如申请专利范围第13项所述之具有自对准埋入带之垂直记忆单元的形成方法,其中该薄氮化层之厚度大体为6。15.如申请专利范围第10项所述之具有自对准埋入带之垂直记忆单元的形成方法,其中该掺杂导电层为掺杂多晶矽层。16.如申请专利范围第10项所述之具有自对准埋入带之垂直记忆单元的形成方法,其中该掺质为砷。17.如申请专利范围第10项所述之具有自对准埋入带之垂直记忆单元的形成方法,其中该沟槽顶部绝缘层为沟槽顶部氧化层。18.如申请专利范围第10项所述之具有自对准埋入带之垂直记忆单元的形成方法,其中该闸极介电层为闸极氧化层。19.如申请专利范围第10项所述之具有自对准埋入带之垂直记忆单元的形成方法,其中该第三导电层为多晶矽层。图式简单说明:第1图系显示习知之垂直动态随机存取记忆单元之切面示意图。第2a-2k图系显示本发明所提供之具有自对准埋入带之动态随机存取记忆单元之形成方法之示意图。 |
