| 主权项 |
1.一种半导体记忆装置,具有多埠记忆体,包括:复数记忆单元,以行列状配置;复数第1字元线,对应各行而配置,分别连接至上述记忆单元,并且从述第1埠存取时依据上述第1埠的位址信号而被选出;以及复数第2字元线,对应各行而配置,分别连接至上述记忆单元,并且从第2埠存取时依据上述第2埠的位址信号而被选出;其中,上述复数各第1字元线与上述复数各第2字元线交互在平面上配置。2.如申请专利范围第1项所述之半导体记忆装置,其中同一列中在行方向相邻的2个上述记忆单元的平面配置结构,相对于上述2个记忆单元的界线互相线对称。3.如申请专利范围第1项所述之半导体记忆装置,其中更具有配置于上述第1字元线和上述第2字元线间的绝缘层;上述第1字元线和上述第2字元线其中之一方配置于绝缘层下侧,而上述第1字元线和上述第2字元线其中之另一方配置于绝缘层上侧。4.一种半导体记忆装置,具有内容可定址记忆体,包括:复数内容可定址记忆单元,以行列状配置;复数字元线,分别对应各行而配置并连接至上述内容可定址记忆单元;以及复数匹配线,分别对应各行而配置并连接至上述内容可定址记忆单元;其中,上述相邻的第1行和第2行中,上述第1行的上述字元线与上述第2行的上述字元线互相邻接,且上述相邻的第2行和第3行中,上述第2行的上述匹配线与上述第3行的上述匹配线互相邻接。5.如申请专利范围第4项所述之半导体记忆装置,其中更具有配置于上述字元线和上述匹配线间的绝缘层;上述字元线和上述匹配线其中之一方配置于绝缘层下侧,而上述字元线和上述匹配线其中之另一方配置于绝缘层上侧。图式简单说明:第1图系电路图,显示本发明第1实施例中的2埠SRAM记忆单元的等价电路。第2图系显示第1图中2埠SRAM记忆单元MC的配置形式。第3图系平面配置图,显示本发明第一实施例中的2埠SRAM记忆单元排列为3行时的字元线的配置。第4图系电路结构图,显示在2埠SRAM记忆单元中连接至同一埠的字元线配置为互相邻接时3位元的电路结构。第5图系第4图的电路结构中的字元线的动作波形图。第6图系显示本发明第一实施例中的2埠SRAM记忆单元的3位元的电路结构。第7图系第6图的电路结构中的字元线的动作波形图。第8图系平面配置图,显示本发明第二实施例中的2埠SRAM记忆单元的2位元排列在同一列时,从电晶体形成层到第1金属配线层的配置结构范例。第9图系平面配置图,显示本发明第2实施例中的2埠SRAM记忆单元的2位元排列在同一列时,从第1介层洞到第3金属配线层的配置结构范例。第10图系电路图,显示第8图和第9图中的记忆单元的2位元的等价电路。第11图系电路图,显示本发明第三实施例中的2埠SRAM记忆单元的等价电路。第12图系平面配置图,显示本发明第三实施例中的2埠SRAM记忆单元的2位元排列在同一列时,从电晶体形成层到第1金属配线层的配置结构范例。第13图系平面配置图,显示本发明第三实施例中的2埠SRAM记忆单元的2位元排列在同一列时,从第1介层洞到第3金属配线层的配置结构范例。第14图系电路图,显示第12图和第13图中的记忆单元的2位元的等价电路。第15图系电路图,显示本发明第四实施例中的内容可定址记忆体的记忆单元的等价电路。第16图系平面配置图,显示本发明第四实施例中的内容可定址记忆单元排列为3行时的字元线和匹配线的配置。第17图系显示本发明第四实施例中的内容可定址记忆体中的3位元的电路结构。第18图系平面配置图,显示本发明第四实施例中的内容可定址记忆单元的2位元排列在同一列时,从电晶体形成层到第1金属配线层的配置结构范例。第19图系平面配置图,显示本发明第四实施例中的内容可定址记忆单元的2位元排列在同一列时,从第1介层洞到第3金属配线层的配置结构范例。第20图系电路图,显示本发明第五实施例中的内容可定址记忆单元的等价电路。第21图系显示本发明第五实施例的内容可定址记忆体中的3位元的电路结构。第22图系平面配置图,显示本发明第五实施例中的内容可定址记忆单元的2位元排列在同一列时,从电晶体形成层电晶体形成层到第1金属配线层的配置结构范例。第23图系平面配置图,显示本发明第五实施例中的内容可定址记忆单元的2位元排列在同一列时,从第1介层洞到第3金属配线层的配置结构范例。第24图系概略剖面图,显示本发明第六实施例中半导体装置的结构。 |
