| 主权项 |
1.一种具有区段式写入线架构之磁致电阻随机存 取记忆体(MRAM)储存装置,该MRAM储存装置包含: 多个MRAM记忆体单元,配置成为区段; 一第一主字元线(610),可利用位址位元解码,以选择 一单一区域字元线; 一第二主字元线(620),可利用位址位元解码,以选择 该单一区域字元线; 一回扫线(650),和该单一区域字元线(640)耦合;以及 其中: 该单一区域字元线(640)和MRAM记忆体单元之一区段 耦合; 该第一及二主字元线(610,620)系共同用来提供个别 元件所要大小之硬性轴电流,其中电流成份系添加 于经选择单一区域字元线(640)之硬性轴电流之上; 以用于对准该MRAM记忆体单元;以及 该回扫线(650)系一单一主回扫线并用于使该经选 择之单一区域字元线(640)之硬性轴电流降低。 2.如申请专利范围第1项之MRAM储存装置,其中该第 一及二主字元线(610,620)各自携带之电流等于该硬 性轴电流之1/2倍。 3.如申请专利范围第2项之MRAM储存装置,其中该第 一及二主字元线(610,620)各拥有一第一终端及第二 终端,及其中在该第一及二主字元线(610,620)各终端 提供电流,及该第一及二主字元线(610,620)各终端电 流等于该硬性轴电流之1/4倍。 4.如申请专利范围第3项之MRAM储存装置,其中该在 各主字元线(610,620)各主字元线各终端所提供电流 之重叠等于该硬性轴电流之1/2倍。 5.如申请专利范围第1项之MRAM储存装置,其中该第 一及二主字元线(610,620)选择性和多个区域字元线 耦合,及一组位址位元用来将该单一区域字元线( 640),之选择解码。 6.如申请专利范围第5项之MRAM储存装置,其中该等 区域字元线之各区域字元线和二主字元线耦合。 7.如申请专利范围第1项之MRAM储存装置,其中该回 扫线(650)和电接地耦合。 8.如申请专利范围第1项之MRAM储存装置,其中该回 扫线(650)和一可变压降耦合。 9.如申请专利范围第1项之MRAM储存装置,其中该回 扫线(650)于一金属层制造。 10.如申请专利范围第1项之MRAM储存装置,其中该回 扫线(650)及该区域字元线(640)于不同金属层制造。 11.如申请专利范围第1项之MRAM储存装置,其中该总 字元线(610,620)及回扫线(640)于不同金属层制造。 12.如申请专利范围第1项之MRAM储存装置,其中该总 字元线(610,620)及该区域字元线(640)在不同金属层 制造。 13.如申请专利范围第1项之MRAM储存装置,其中各MRAM 记忆体单元和一位元线耦合,及该位元线载有一软 性轴电流,及其中该软性轴电流和该硬性轴电流之 重叠至少等于对准该MRAM记忆体单元磁性偶极子所 需之电流。 14.如申请专利范围第13项之MRAM储存装置,其中该软 性轴电流较硬性轴电流小,以降低无意中重排未选 择磁性堆叠之机率。 15.如申请专利范围第1项之MRAM储存装置,其中该硬 性轴电流是不会无意中变更MRAM记忆体单元排列之 最高电流。 16.如申请专利范围第13项之MRAM储存装置,其中该软 性轴电流本身不足以对准该MRAM记忆体单元磁性偶 极子。 17.如申请专利范围第13项之MRAM储存装置,其中该硬 性轴电流本身不足以对准该MRAM记忆体单元磁性偶 极子。 18.如申请专利范围第13项之MRAM储存装置,其中该硬 性轴电流不会流经任何未选MRAM记忆体单元。 19.如申请专利范围第1项之MRAM储存装置,其中该MRAM 储存装置包含: 一第一磁性层(125); 一第二磁性层(135);以及 一介电质层(130),水平置在该第一及第二磁性层间 。 20.如申请专利范围第19项之MRAM储存装置,其中该 MRAM储存装置另包含: 一区域字元线(110),和一磁性层(125)耦合; 一位元线(230),和其它磁性层(135)耦合;以及 其中该区域字元线(110)和该位元线(120)方向垂直。 21.如申请专利范围第1项之MRAM储存装置,其中该MRAM 储存装置利用交叉点架构配置。 22.如申请专利范围第1项之MRAM储存装置,其中该MRAM 储存装置利用电晶体阵列架构配置。 图式简单说明: 图1说明具有以一阵列配置之磁性堆叠之先前技术 之MRAM储存装置透视图; 图2说明用以储存MRAM储存装置之单一磁性堆叠之 値之电流; 图3之理想星状显示MRAM储存装置之单一磁性堆叠 之切换特性状态; 图4之一对实际星状曲线显示MRAM记忆体阵列一组 磁性堆叠之切换特性; 图5说明用以将MRAM记忆体阵列之所选磁性堆叠重 排之先前技术之写入线区段化架构; 图6说明依照本发明之较佳实施例,用以将MRAM记忆 体阵列之所选堆叠重排之写入线区段化架构;以及 图7说明依照本发明之较佳实施例,用以将MRAM记忆 体阵列之所选堆叠重排之区段式写入线架构配置 条状图。 |
