| 摘要 |
一种多埠记忆体架构、包括该架构之系统以及使用该架构之方法。该架构包括(a)一记忆体阵列；(b)复数个埠，其系配置成接收及／或发送资料；以及(c)复数个埠缓冲器，每一该埠缓冲器系配置成发送该资料至该等埠之一或多个及／或从该等埠之一或多个接收该资料，并且所有该等埠缓冲器系配置成(i)在一第一共用汇流排上发送该资料至该记忆体阵列，以及(ii)在一第二共用汇流排上从该记忆体阵列接收该资料。该等系统包括具体化本文揭示的发明概念的一或多个系统。该等方法系关于将资料区块写入一记忆体、从一记忆体读取资料区块及／或经由一记忆体传送资料区块。本发明有利地减少资料通信中的延迟时间，特别是指在网路交换机中，该减少系藉由将埠缓冲器与主要记忆体紧密地耦合，并有利地采用记忆体读取及写入路径之较长区段上的点对点通信，从而减少布线拥塞并致动一FIFO记忆体之消除。本发明有利地缩小晶片大小并提供增加的资料传输速率及通量，而且在较佳具体实施例中提供记忆体读取及写入汇流排中减小的电阻及／或电容。 |
