| 主权项 |
1.一种半导体装置,系具备有:第1层间绝缘膜,系位于半导体基板上;第2层间绝缘膜,系位于上述第1层间绝缘膜上;筒状金属膜,系配置呈贯穿上述第2层间绝缘膜,且其筒形状底部朝下并露出于上述第1层间绝缘膜侧,将开口侧朝上,并从上述第2层间绝缘膜朝上方延伸之状态;以及储存节点接触部,系从上述第1层间绝缘膜内,衔接于上述筒状金属膜底部;其中,上述储存节点接触部系朝向上述筒状金属膜底部而呈凹陷状;上述筒状金属膜底部系形成嵌入此凹陷部分中的凸形状;上述筒状金属膜的筒形状外面,系利用由CVD(ChemicalVapor Deposition;化学气相沉积)法所形成的TiN膜覆盖着;此TiN膜系介设于上述筒状金属膜、上述第1与第2层间绝缘膜、以及储存节点接触部之间。2.如申请专利范围第1项之半导体装置,其中,衔接上述筒状金属膜的储存节点触点部分,系由TaN所形成。3.一种半导体装置,系具备有:第1层间绝缘膜,系位于半导体基板上;第2层间绝缘膜,系位于上述第1层间绝缘膜上;蚀刻阻挡膜,系位于衔接上述第2层间绝缘膜上面;筒状金属膜,系配置呈贯穿上述第2层间绝缘膜与蚀刻阻挡膜,且其筒形状底部朝下而开口侧朝上,并从上述蚀刻阻挡膜朝上方延伸之状态;储存节点接触部,系从上述第1层间绝缘膜内起衔接于上述筒状金属膜底部;以及介电质膜,系覆盖着上述筒状金属膜之筒形状内面与从上述蚀刻阻挡膜延伸出部分之外周面;其中,上述蚀刻阻挡膜系在400℃以下所蒸镀的SiN膜;上述筒状金属膜的筒形状外面,系利用由CVD(ChemicalVapor Deposition;化学气相沉积)法在600℃以下所形成的TiN膜覆盖着;此TiN膜系介设于上述筒状金属膜、上述第1与第2层间绝缘膜、以及储存节点接触部之间。4.如申请专利范围第3项之半导体装置,其中,上述利用CVD而所蒸镀的TiN膜,系依限制于低于上述蚀刻阻挡膜的位置范围内之方式,利用乾式蚀刻进行凹入处理。图式简单说明:图1为本发明实施形态1的半导体装置剖视图。图2为在图1所示半导体装置的制造中,蒸镀SC障壁金属,并经CMP研磨过之状态图。图3为蒸镀SiN膜、SN层间绝缘膜、湿式阻挡膜及BPTEOS膜之后,再开口SN洞的状态图。图4为在BPTEOS膜上方溅镀上TiN膜的状态图。图5为蒸镀上SN电极膜的钌膜之状态图。图6为经CMP研磨过之状态图。图7为将BPTEOS膜与所溅镀上TiN膜予以去除的状态图。图8为蒸镀上介电质膜的氧化钽膜之后,再蒸镀上构成记忆胞板的钌膜之状态图。图9为本发明实施形态2的半导体装置之制造中,蒸镀上湿式阻挡膜、BPTEOS膜及TiN膜之状态的剖视图。图10为对TiN膜施行图案化处理,并以此经图案化处理过的TiN膜为硬罩幕,而对SiN膜、SN层间绝缘膜、湿式阻挡膜及BPTEOS膜施行图案化处理的状态图。图11为蒸镀上成为SN电极的钌膜之状态图。图12为经CMP研磨过的状态图。图13为本发明实施形态3中,半导体装置的剖视图。图14为图13所示半导体装置之制造中,于SC洞内形成多晶矽栓塞的状态图。图15为经沉积SC障壁金属的状态图。图16为经CMP研磨过的状态图。图17为更形成SiN膜、SN层间绝缘膜、湿式阻挡膜及BPTEOS膜的状态图。图18为开口SN洞的状态图。图19为蒸镀上SN电极基底膜的TiN膜与电极膜之Ru膜的状态图。图20为经CMP研磨后,去除BPTEOS膜的状态图。图21为对基底膜的TiN膜施行凹入蚀刻的状态图。图22为蒸镀上介电质膜的状态图。图23为本发明实施形态4中,半导体装置的剖视图。图24为图23所示半导体装置之制造中,于SC洞内蒸镀上多晶矽的状态图。图25为使SC障壁金属的TaN膜在SC洞内呈凹状的状态图。图26为经CMP研磨过的状态图。图27为形成SiN膜、SN层间绝缘膜、湿式阻挡膜及BPTEOS膜的状态图。图28为开口SN洞的状态图。图29为蒸镀上SN电极基底膜的TiN膜,再于其上面更蒸镀上电极膜之Ru膜的状态图。图30为经CMP研磨后,对BPTEOS施行蚀刻处理的状态图。图31为对基底膜的TiN膜施行凹入蚀刻的状态图。图32为蒸镀上介电质膜的状态图。图33为习知半导体装置的平视图。图34为沿图33中XXXIV-XXX线的切剖图。图35为在图34所示半导体装置之制造中,于SC洞内形成障壁金属的状态图。图36为蒸镀上SiN膜与SN层间绝缘膜,并经蚀刻处理而开口SN洞的状态图。图37为蒸镀上SN电极膜之Ru膜的状态图。图38为经CMP研磨后,蒸镀上介电质膜,并蒸镀上记忆胞板电极之Ru膜的状态图。 |
