| 发明名称 | 一种时序逻辑数字电路的设计方法 | ||
| 摘要 | 本发涉及一种时序逻辑数字电路的设计方法，属于数字电路设计技术领域。本方法首先设时序逻辑数字电路有s种状态，向时序逻辑数字电路输入的条件共有m种，时序逻辑数字电路的动作有p种；建立用以描述上述s种状态中的任意两种状态之间转移的索引表；建立状态、动作与条件之间的索引表。本发明方法的优点是：将已有数字电路系统中的串行状态机转化为并行状态机，使其适应数字电路系统中的并行技术，利用本发明方法可以高效，准确地设计时序逻辑数字电路。 | ||
| 申请公布号 | CN1553577A | 申请公布日期 | 2004.12.08 |
| 申请号 | CN200310121721.X | 申请日期 | 2003.12.19 |
| 申请人 | 清华大学 | 发明人 | 曾烈光;金德鹏;刘昭 |
| 分类号 | H03K19/00;G06F7/00 | 主分类号 | H03K19/00 |
| 代理机构 | 北京清亦华知识产权代理事务所 | 代理人 | 罗文群 |
| 主权项 | 1、一种时序逻辑数字电路的设计方法，其特征在于该方法包括以下步骤：(1)设时序逻辑数字电路中共有s种状态，向时序逻辑数字电路输入的条件共有m种，时序逻辑数字电路的动作共有p种；(2)建立用以描述上述s种状态中的任意两种状态之间转移的索引表；(3)建立状态、动作与条件之间的索引表。 | ||
| 地址 | 100084北京市海淀区清华园清华大学 | ||