| 主权项 |
1.一种主动模式下执行更新操作之记忆元件,该记忆元件具有记忆单元阵列,该记忆元件包含:复数个单元阵列段,其中,每一记忆单元阵列被分成数个单元阵列;复数个读出放大器阵列,其被置于单元阵列段之间,以读出单元阵列段之资料,及放大该资料;复数个读出放大器,其与每一读出放大器阵列相连接;一个行解码器,与单元阵列段连接以便选择单元阵列段之一行线:及一更新信号产生器,以产生一更新信号,其中该更新信号产生器将一主动状态下之第一行之第一段位址与待更新之第二行之第二段位址加以比较,之后在第一段与第二段位址间有差异时,产生一更新信号,其中待更新之第二行之第二段位址之行解码器在更新信号产生后被致能。2.如申请专利范围第1项之主动模式下执行更新操作之记忆元件,其中更新信号产生器包含:一互斥或闸,其将在主动状态下之一行之第一段位址与待更新之一行之第二段位址加以比较;NMOS电晶体,供控制互斥或闸之操作;PMOS电晶体,其连接至电源供应电压及一互斥或闸之一输出终端之间;及一反相器,以将互斥或闸之一输出终端反相,其中,一更新指令信号加至NMOS电晶体及PMOS电晶体之闸终端。图式简单说明:第一图为一传统DRAM之一单元阵列结构;第二图为本发明之一记忆体结构;第三图为本发明之一更新信号产生器之方块图;第四图为第三图所示之更新信号产生器之一电路图:第五图为本发明之一个行解码器:及第六图为本发明之一输入/输出读出放大器。 |
