| 主权项 |
1.一种于一平行-串列架构中提供一传输媒体与一处理器间之通讯的核心逻辑,该核心逻辑包含:一逻辑层;连接该逻辑层与该传输媒体的至少一串列通道;以及于每一串列通道中插入的至少一缓冲器,其中每一缓冲器校正传输媒体中的波动,并且改变沿着串列通道所处理的信号频率。2.如申请专利范围第1项之核心逻辑,进一步包含于该传输媒体与每一缓冲器间所连接的一定序器/解序器。3.如申请专利范围第1项之核心逻辑,其中该缓冲器包含弹性先进先出(FIFO)缓冲器。4.如申请专利范围第1项之核心逻辑,其中每一缓冲器于逻辑层外部。5.如申请专利范围第1项之核心逻辑,其中该缓冲器包含复数个缓冲器,而且该缓冲器一第一群组改变从逻辑层转移至传输媒体之信号的频率。6.如申请专利范围第5项之核心逻辑,其中该缓冲器一第二群组改变从传输媒体转移至逻辑层之信号的频率。7.如申请专利范围第1项之核心逻辑,其中该处理器系从一主机波道配接器,一目标波道配接器,和一互连交换器组成之群组中选定的一单元。8.一种包含一传输媒体及藉由一核心连接至该传输媒体的至少一处理器之平行-串列架构网路,该核心提供该传输媒体与该处理器间的通讯,该核心包含:一逻辑层;连接该逻辑层与该传输媒体的复数个串列通道;以及该串列通道内的复数个接收缓冲器和传输缓冲器,其中该接收缓冲器和该传输缓冲器改变沿着串列通道所处理之信号的频率。9.如申请专利范围第8项之平行-串列架构网路,进一步包含该串列通道内的复数个定序器/解序器。10.如申请专利范围第8项之平行-串列架构网路,其中该接收缓冲器和该传输缓冲器包含弹性先进先出(FIFO)缓冲器。11.如申请专利范围第8项之平行-串列架构网路,其中该接收缓冲器和该传输缓冲器于逻辑层外部。12.如申请专利范围第8项之平行-串列架构网路,其中该传输缓冲器改变从层逻辑转移至传输媒体之信号的频率。13.如申请专利范围第8项之平行-串列架构网路,其中该接收缓冲器处理从传输媒体转移至逻辑层的信号。14.如申请专利范围第8项之平行-串列架构网路,其中该处理器包含一主机波道配接器,一目标波道配接器,和一互连交换器。15.一种于一位元组条状平行-串列InfiniBand架构中提供一传输媒体与一处理器间之通讯之核心逻辑,该核心逻辑包含:一逻辑层;连接该逻辑层与该传输媒体的复数个串列通道;以及该串列通道内的复数个接收缓冲器和传输缓冲器,其中该接收缓冲器校正传输媒体中的波动,并且改变沿着串列通道所处理之信号的频率。16.如申请专利范围第15项之核心逻辑,进一步包含该串列通道内的复数个定序器/解序器。17.如申请专利范围第15项之核心逻辑,其中该接收缓冲器和该传输缓冲器包含弹性先进先出(FIFO)缓冲器。18.如申请专利范围第15项之核心逻辑,其中该接收缓冲器和该传输缓冲器于逻辑层外部。19.如申请专利范围第15项之核心逻辑,其中该传输缓冲器改变从层逻辑转移至传输媒体之信号的频率。20.如申请专利范围第15项之核心逻辑,其中该接收缓冲器处理从传输媒体转移至逻辑层的信号。图式简单说明:图1a系有关资料传输的一示范InfiniBand网路之示意图,其中可较佳使用本发明;图1b系具有介面组件之InfiniBand网路的一示意;图2系提供一ASIC与一传输媒体间之传输的一核心之示意图;图3系提供一ASIC与一传输媒体间之传输的一核心之示意图;以及图4系图3中所示之核心逻辑其一部分的一较详细示意图。 |
