| 主权项 |
1.一种半导体积体电路,包括:一电感器,设置于一基底;一第一金属层,当沿着该基底之表面上的垂直方向上进行观察时,该第一金属层系处于该电感器之内侧,该第一金属层之底面系不高于该电感器之底面;一强磁材料层,设置于该第一金属层,该强磁材料层之底面系低于该电感器之顶面,该强磁材料层之该顶面系高于该电感器之该底面;以及一第二金属层,覆盖于该强磁材料层之该顶面、该底面,该第二金属层之顶面系不低于该电感器之该顶面。2.如申请专利范围第1项所述之半导体积体电路,其中,该强磁材料层系被区分为复数部分,当沿着该基底之表面上的垂直方向上进行观察时,于该强磁材料层之该等部分之彼此之间系为相互分离的。3.如申请专利范围第1项所述之半导体积体电路,更包括:一多内连线层,设置于该基底之上;以及该电感器与一叠层膜系形成于该多内连线层之顶层,该叠层膜包括了该第一金属层、该强磁材料层及该第二金属层。4.如申请专利范围第1项所述之半导体积体电路,其中:该电感器、该第一金属层及该第二金属层包括有一金属,该金属系由铜及铝所构成之群组中所选出。5.如申请专利范围第1项所述之半导体积体电路,其中:该强磁材料层包括有镍。6.一种半导体积体电路,包括:一电感器,设置于一基底;以及一强磁材料层,非叠置于该电感器之上,并且当沿着该基底之表面上的垂直方向上进行观察时,该强磁材料层系包围了大部分的该电感器。7.如申请专利范围第6项所述之半导体积体电路,其中:当沿着该基底之表面上的垂直方向上进行观察时,该强磁材料层系完全包围了该电感器。8.如申请专利范围第6项所述之半导体积体电路,更包括:一多内连线层,设置于该基底之上;以及一强磁材料层,形成于一层结构之中,该层结构系由包括了由该电感器之局部所构成的层结构且由邻接于该电感器之层结构所构成之群组中所选出。9.如申请专利范围第6项所述之半导体积体电路,其中:该强磁材料层包括有镍。10.一种半导体积体电路,包括:一电感器,设置于一基底;以及复数分离强磁材料层,以围绕于该电感器之中心位置之辐射线状、且不同于该电感器所在位置之方式而进行设置。11.如申请专利范围第10项所述之半导体积体电路,其中:该等强磁材料层之每一强磁材料层系具有条状型体,并且每一强磁材料层系以沿着由该电感器之该中心位置朝向于该电感器之周围之方向上进行其纵长上的设置。12.如申请专利范围第10项所述之半导体积体电路,更包括:一多内连线层,设置于该基底之上;以及一强磁材料层,形成于一层结构之中,该层结构系不同于包括了该电感器之层结构、且邻接于包括了该电感器之层结构13.一种半导体积体电路,包括:一电感器,设置于一基底;一绝缘层,覆盖于该电感器之上;一强磁材料层,以位于该电感器之中心部位之上方而形成于该绝缘层之上;以及一垫结构,由该强磁材料层之局部所构成,该垫结构系处于非该半导体积体电路之该电感器之其它区域。14.如申请专利范围第13项所述之半导体积体电路,其中:当沿着该基底之表面上的垂直方向上进行观察时,该强磁材料层系完全包围了该电感器。15.如申请专利范围第13项所述之半导体积体电路,更包括:一多内连线层,设置于该基底之上;以及该强磁材料层与该垫结构系形成于该多内连线层之顶层。16.如申请专利范围第13项所述之半导体积体电路,其中:该强磁材料层包括有镍。17.一种半导体积体电路之制造方法,包括以下步骤:形成一第一金属层于一基底之上;以选择性方式将一强磁材料层形成于该第一金属层之复数部位之上;形成一第二金属层以覆盖于该强磁材料层之上;对于该第一金属层、该第二金属层进行图样化以形成了一叠层膜,该叠层膜包括了该第一金属层、该强磁材料层及该第二金属层;以及自该叠层膜之其中至少一层结构形成了一电感器,该电感器系围绕于该层结构之上。18.如申请专利范围第17项所述之半导体积体电路之制造方法,更包括:于一基底之上形成了该第一金属层之前,于该叠层膜所欲成型之表面上形成了一凹陷部位,该凹陷部位之深度系小于该第一金属层、该强磁材料层所共同组成之总厚度。19.如申请专利范围第7项所述之半导体积体电路之制造方法,更包括:该强磁材料层包括有镍。20.一种半导体积体电路之制造方法,包括以下步骤:形成一第一金属层于一基底之上;形成一绝缘层以覆盖于该电感器之上;将一强磁材料膜形成于该绝缘层之上;对于该强磁材料膜进行图样化,如此便于该电感器之中心部位上方形成了一强磁材料层;以及经由该强磁材料膜而于非位于该电感器之上方的区域上形成了一垫结构。图式简单说明:第1图系表示根据本发明之第一实施例中之半导体积体电路之平面图。第2(a)图系表示沿着第1图中之线段A-A之剖面图。第2(b)图系表示沿着第1图中之线段B-B之剖面图。第3(a)-3(e)图系表示根据本发明第一实施例中之半导体积体电路之制造方法的剖面图,其中,第3(a)-3(e)图系主要根据第2(a)图中之一部位(portion)提出说明。第4(a)、4(b)图系表示根据第3(a)-3(e)图中之本发明修正实施例中之半导体积体电路之制造方法的剖面图,其中,第4(a)图系表示沿着第1图中之线段A-A之剖面图,第4(b)图系表示沿着第1图中之线段B-B之剖面图。第5图系表示根据本发明之另一实施例中之半导体积体电路之平面图。第6图系表示根据本发明之另一实施例中之半导体积体电路之平面图。第7图系表示根据本发明之另一实施例中之半导体积体电路之平面图。第8图系表示根据本发明之另一实施例中之半导体积体电路之平面图。第9图系表示根据本发明之另一实施例中之半导体积体电路之平面图。第10图系表示沿着第9图中之线段C-C之剖面图。第11(a)-11(e)图系表示根据本发明之实施例中之半导体积体电路之制造方法的剖面图。第12图系表示根据本发明之另一实施例中之半导体积体电路之平面图。第13图系表示沿着第12图中之线段D-D之剖面图。第14图系表示根据习用半导体积体电路之平面图。第15图系表示沿着第14图中之线段E-E之剖面图。 |
