| 主权项 |
1.一种半导体积体电路装置,是具备复数个记忆格,该记忆格具有:形成于半导体基板的主面,且具有与字元线一体构成的闸极电极之记忆格选择用MISFET;及形成于覆盖上述记忆格选择用MITSFET的第1绝缘膜的上部,且电气性连接于上述记忆格选择用MISFET的源极,汲极的一方之位元线;及形成于覆盖上述位元线的第2绝缘膜的上部,且电气性连接于上述记忆格选择用MISFET的源极,汲极的另一方之资讯储存用电容元件;其特征具为:在构成上述位元线的导电膜中施加压缩应力。2.如申请专利范围第1项之半导体积体电路装置,其中上述位元线的宽度要比和上述字元线邻接的其他位元线的间隔来得狭窄。3.如申请专利范围第2项之半导体积体电路装置,其中上述位元线是由氮化钨膜及层叠于上部的钨膜所构成。4.如申请专利范围第1项之半导体积体电路装置,其中上述位元线的宽度为0.1m以下。5.如申请专利范围第4项之半导体积体电路装置,其中上述位元线是由:氮化钨膜,及层叠于上部的钨膜所构成。6.一种半导体积体电路装置,是具备复数个记忆格,该记忆格具有:形成于半导体基板的主面的第1领域,且具有与字元线一体构成的闸极电极之记忆格选择用MISFET;及形成于覆盖上述记忆略选择用MIISFET的第1绝缘膜的上部,且电气性连接于上述记忆格选择用MISFET的原极,汲极的一方之位元线;及形成于覆盖上述位元线的第2绝缘膜的上部,且电气性连接于上述记忆格选择用MISFET的源极,汲极的另一方之资讯储存用电容元件;其特征具为:上述位元线是由第1导电膜及层叠于上部的第2导电膜所构成,上述位元线的宽度要比和上述字元线邻接的其他位元线的间隔来得狭窄。7.如申请专利范围第6项之半导体积体电路装置,其中上述第2导电膜为钨膜。8.如申请专利范围第7项之半导体积体电路装置,其中上述第1导电膜为氮化钨膜。9.如申请专利范围第7项之半导体积体电路装置,其中上述第1导电膜为氮化钛膜。10.如申请专利范围第6项之半导体积体电路装置,其中上述位元线的宽度为0.1m以下。11.如申请专利范围第10项之半导体积体电路装置,其中上述第2导电膜为钨膜。12.如申请专利范围第11项之半导体积体电路装置,其中上述第1导电膜为氮化钨膜。13.如申请专利范围第11项之半导体积体电路装置,其中上述第1导电膜为氮化钛膜。14.如申请专利范围第6项之半导体积体电路装置,其中上述位元线的宽度要比和邻接的其他位元线的间隔来得狭窄。15.如申请专利范围第6项之半导体积体电路装置,其中在上述半导体基板的主面的第2领域中形成有与上述位元线同一过程中形成的配线,上述位元线的宽度要比上述配线的宽度来得狭窄。16.一种半导体积体电路装置,是具备复数个记忆格,该记忆格具有:形成于半导体基板的主面,且具有与字元线一体构成的闸极电极之记忆格选择用MISFET;及形成于覆盖上述记忆格选择用MISFET的第1绝缘膜的上部,且电气性连接于上述记忆格选择用MISFET的源极,汲极的一方之位元线;及形成于覆盖上述位元线的第2绝缘膜的上部,且电气性连接于上述记忆格选择用MISFET的源极,汲极的另一方之资讯储存用电容元件;其特征具为;上述位元线是由第1导电膜及层叠于上部的第2导电膜所构成,上述位元线的宽度为0.1m以下。17.如申请专利范围第16项之半导体积体电路装置,其中上述第2导电膜为钨膜。18.如申请专利范围第17项之半导体积体电路装置,其中上述第1导电膜为氮化钨膜。19.如申请专利范围第17项之半导体积体电路装置,其中上述第1导电膜为氮化汰膜。20.一种半导体积体电路装置,是具备复数个记忆格,该记忆格是由:沿着半导体基板的主面的第1方向存在之复数条位元线;及配置于沿着与上述第1方向垂直的第2方向存在的复数条位元线的交点,且具备与上述字元线一体构成的闸极电极之记忆格选择用MISFET;及直列连接于上述记忆格选择用MISFET之资讯储存用电容元件;等所构成,其特征为:在上述记忆格选择用MISFET的上部,经由第1绝缘膜而形成有上述位元线,在上述位元线的上部,经由第2绝缘膜而形成有上述资讯储存用电容元件;上述位元线是藉由:由钨化合物所形成的第1导电膜;及层叠于其上部之由钨所形成的第2导电膜;等所构成。21.如申请专利范围第20项之半导体积体电路装置,其中上述第1导电膜为氮化钨膜。22.如申请专利范围第20项之半导体积体电路装置,其中上述位元线的宽度要比上述字元线的宽度来得狭窄。23.如申请专利范围第20项之半导体积体电路装置,其中上述位元线的宽度为光学微影成像的解像界限所定的最小加工尺寸以下。24.一种半导体积体电路装置,是具备复数个记忆格,该记忆格是由:沿着半导体基板的主面的第1方向存在之复数条位元线;及配置于沿着与上述第1方向垂直的第2方向存在的复数条位元线的交点,且具备与上述字元线一体构成的闸极电极之记忆格选择用MISFET;及直列连接于上述记忆格选择用MISFET之资讯储存用电容元件;等所构成,其特征为:在上述记忆格选择用MISFET的上部,经由第1绝缘膜而形成有上述位元线,在上述位元线的上部,经由第2绝缘膜而形成有上述资讯储存用电容元件;上述位元线是藉由:由钼或其化合物所形成的第1导电膜;及层叠于其上部之由钨所形成的第2导电基;等所构成。25.如申请专利范围第24项之半导体积体电路装置,其中上述第1导电膜为钼膜,氮化钼膜,硼化钼膜,或碳化钼膜。26.一种半导体积体电路装置的制造方法,是具有:(a)在半导体基板的主面上,形成具有与字元线一体构成的闸极电极的记忆格选择用MISFET之过程;及(b)在上述记忆格选择用MISFET的上部形成第1绝缘膜之后,在上述第1绝缘膜的上部形成第1导电膜,接着在上述第1导电膜的上部形成第2导电膜之过程;及(c)在上述第2导电膜的上部形成耐蚀刻光罩之后,利用上述耐蚀刻光罩作为光罩,而来蚀刻上述第2导电膜及上述第1导电膜,藉此来形成由上述第1及第2导电膜所构成的位元线之过程;其特征为:利用上述耐蚀刻光罩作为光罩,而来蚀刻上述第2导电膜及上述第1导电膜时,进行等方性蚀刻。27.如申请专利范围第26项之半导体积体电路装置的制造方法,其中上述第2导电膜为钨膜。28.如申请专利范围第27项之半导体积体电路装置的制造方法,其中上述第1导电膜为氮化钨膜。29.如申请专利范围第27项之半导体积体电路装置的制造方法,其中上述第1导电膜为氮化钛膜。30.如申请专利范围第26项之半导体积体电路装置的制造方法,其中在上述(c)过程之后,更具有:在上述位元线的上部形成第2绝缘膜,在上述第2绝缘膜的上部形成由下部电极,电容绝缘膜及上部电极所构成的电容元件之过程,在形成上述电容元件的过程的一部份中含高温热处理。31.如申请专利范围第30项之半导体积体电路装置的制造方法,其中上述高温热处理是在750℃以上的温度下进行。32.如申请专利范围第30项之半导体积体电路装置的制造方法,其中上述高温热处理是供以使构成上述电容绝缘膜的氧化钽膜结晶化之热处理。33.如申请专利范围第30项之半导体积体电路装置的制造方法,其中上述高温热处理是供以使构成上述电容绝缘膜强介电质膜在含氧气的环境中结晶化之热处理。34.如申请专利范围第26项之半导体积体电路装置的制造方法,其中上述位元线的宽度为构成上述第2导电膜的导电材料的平均结晶粒径以下。35.如申请专利范围第34项之半导体积体电路装置的制造方法,其中上述位元线的宽度为0.1m以下。36.一种半导体积体电路装置的制造方法,其特征是含以下的过程:(a)在半导体基板的主面上,形成具有与字元线一体构成的闸极电极的记忆格选择用MISFET之过程;及(b)在上述记忆格选择用MISFET的上部形成第1绝缘膜之后,在上述第1绝缘膜的上部形成第1导电膜,接着在上述第1导电膜的上部形成第2导电膜之过程;及(c)在上述第2导电膜的上部形成耐蚀刻光罩之后,使上述耐蚀刻光罩细线化之过程;及(d)利用上述被细线化的耐蚀刻光罩作为光罩;而来蚀刻上述第2导电膜及上述第1导电膜,藉此来形成由上述第1及第2导电膜所构成的位元线之过程。37.如申请专利范围第36项之半导体积体电路装置的制造方法,其中上述耐蚀刻光罩的细线化是针对上述耐蚀刻光罩进行灰化处理。38.如申请专利范围第37项之半导体积体电路装置的制造方法,其中利用上述耐蚀刻光罩作为光罩,而来蚀刻上述第2导电膜及上述第1导电膜时,进行等方性蚀刻。39.如申请专利范围第36项之半导体积体电路装置的制造方法,其中在上述(d)过程之后,具有进行比上述第2导电膜的成膜温度还要高温的热处理。图式简单说明:第1图是表示形成有本发明之一实施形态的DRAM以的半导体晶片的全体平面图。第2图是表示本发明之一实施形态的DRAM的记忆部的一部份之半导体基板的平面图。第3图是表示本发明之一实施形态的DRAM的半导体基板的要部剖面图。第4图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第5图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第6图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第7图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第8图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第9图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第10图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第11图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第12图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第13图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的变部剖面图。第14图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第15图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第16图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第17图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第18图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第19图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第20图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第21图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第22图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第23图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第24图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第25图是表示本发明之一实施形态的DRAM以的制造方法的半导体基板的要部剖面图。第26图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。第27图是表示本发明之一实施形态的DRAM的制造方法的半导体基板的要部剖面图。 |
