| 主权项 |
1.一种资讯处理装置,包括:第一与第二电脑元件,其中该两电脑元件大体同时地执行相同的指令而且它们彼此之间大体同步;一第一记忆体元件,提供于该第一电脑元件中且在第一状态中被该第一电脑元件读出与写入;一第二记忆体元件,提供于该第一电脑元件中且在第一状态中被该第二电脑元件写入;以及一控制元件,使该第一电脑元件在第二状态中自该第二记忆体元件读出。2.如申请专利范围第1项所述之资讯处理装置,其中该控制元件在第二状态中使该第一电脑元件写入该第一和第二记忆体元件。3.如申请专利范围第1项所述之资讯处理装置,其中该控制元件在第二状态中复制该第二记忆体元件的内容到该第一记忆体元件。4.如申请专利范围第1项所述之资讯处理装置,其中该控制元件在第二状态中复制该第二记忆体元件的内容到访第一记忆体元件,该动作与读出或写入撷取程序到该第二记忆体元件的动作平行地进行。5.如申请专利范围第4项所述之资讯处理装置,其中该控制元件复制该第二记忆体元件的内容到该第一记忆体元件除非存在撷取。6.如申请专利范围第1项所述之资讯处理装置,其中该第二状态系当该第一记忆体元件具有不确定性时。7.如申请专利范围第1项所述之资讯处理装置,其中该第二状态系当该第一记忆体元件被更新时。8.如申请专利范围第1项所述之资讯处理装置,其中该第二状态系当该第一电脑元件重新加入到该第二电脑元件时。9.如申请专利范围第1项所述之资讯处理装置,其中该第一电脑元件进一步包含至少一个处理器;以及其中该控制元件在该第二状态中产生从该第二记忆体元件到该第一处理器的第一路由以回应一读出撷取请求、从该处理器到该第二记忆体元件的第二路由以回应一写入撷取请求以及从该第二记忆体元件到该第一记忆体元件的第三路由除非存在该读出撷取请求和该写入撷取请求。10.一种资讯处理装置,包括:第一与第二电脑元件,其中该两电脑元件大体同时地执行相同的指令而且它们彼此之间大体同步;一第一记忆体区域,提供于该第一电脑元件中且在第一状态中被该第一电脑元件写入;一第二记忆体区域,提供于该第一电脑元件中且在第一状态中被该第二电脑元件读出和写入;以及一控制元件,使该第一电脑元件在第二状态中自该第二记忆体区域读出。11.如申请专利范围第10项所述之资讯处理装置,其中该控制元件在第二状态中使该第一电脑元件写入该第一和第二记忆体区域。12.如申请专利范围第10项所述之资讯处理装置,其中该控制元件在第二状态中复制该第二记忆体区域的内容到该第一记忆体区域。13.如申请专利范围第10项所述之资讯处理装置,其中该控制元件在第二状态中复制该第二记忆体区域的内容到该第一记忆体区域,该动作与读出或写入撷取程序到该第二记忆体区域的动作平行地进行。14.如申请专利范围第13项所述之资讯处理装置,其中该控制元件复制该第二记忆体区域的内容到访第一记忆体区域除非存在撷取。15.如申请专利范围第10项所述之资讯处理装置,其中该第二状态系当该第一记忆体区域具有不确定性时。16.如申请专利范围第10项所述之资讯处理装置,其中该第二状态系当该第一记忆体区域被更新时。17.如申请专利范围第10项所述之资讯处理装置,其中该第二状态系当该第一电脑元件重新加入到该第二电脑元件时。18.如申请专利范围第10项所述之资讯处理装置,其中该第一电脑元件进一步包含至少一个处理器;以及其中该控制元件在该第二状态中产生从该第二记忆体区域到该第一处理器的第一路由以回应一读出撷取请求、从该处理器到该第二记忆体区域的第二路由以回应一写入撷取请求以及从该第二记忆体区域到该第一记忆体区域的第三路由除非存在该读出撷取请求和该写入撷取请求。图式简单说明:第1图为本发明一实施例的方块图;第2图为本发明一实施例中之一记忆体控制器的方块图;第3图为表示一电脑模组在正常程序中回应一读出撷取请求的操作图;第4图为表示一电脑模组在正常程序中回应一写入撷取请求的操作图;第5图为表示一电脑模组在重新加入程序中回应一读出撷取请求的操作图;第6图为表示一电脑模组在重新加入程序中回应一写入撷取请求的操作图;以及第7图为表示一电脑模组在重新加入程序中记忆体复制的操作图。 |
