| 主权项 |
1.一种内嵌电阻元件之半导体封装基板制法,系包括:提供一内层电路板,其具有图案化之第一线路层,该第一线路层具有多数之电阻电极;于该内层电路板上形成图案化电阻材料,并使该图案化电阻材料与电阻电极形成电性连接;于该具图案化电阻材料之内层电路板上形成至少一绝缘层;以及于该绝缘层上形成至少一图案化之第二线路层,并藉由多数形成于该绝缘层之导电盲孔以电性连接该电阻电极。2.如申请专利范围第1项之半导体封装基板制法,其中,该内层电路板系为一双层电路板及多层电路板之任一者。3.如申请专利范围第1项之半导体封装基板制法,其中,于该内层电路板上形成图案化电阻材料时,系包括:涂布一电阻材料层;以及藉由雷射及蚀刻之任一方式加以图案化该电阻材料,俾使该电阻材料覆盖并电性连接至该电阻电极。4.如申请专利范围第1项之半导体封装基板制法,其中,于该内层电路板上形成图案化电阻材料时,系包括:利用网印方式在该电阻电极区域沈积电阻材料;以及藉由雷射及蚀刻之任一方式精确定义电阻材料之电阻値,俾使该电阻材料覆盖并电性连接至该电阻电极。5.如申请专利范围第1项之半导体封装基板制法,其中,于该内层电路板上形成图案化电阻材料时,系包括:形成图案化阻层以定义出欲沈积有电阻材料之区域;藉由溅镀、电镀及无电镀之任一方式在该阻层开口中沈积电阻材料,俾使该电阻材料得以覆盖并电性连接至电阻电极;以及移除该阻层。6.如申请专利范围第3、4或5项之半导体封装基板制法,其中,该图案化电阻材料覆盖至电阻电极之方式可为部分及全部覆盖之任一者。7.如申请专利范围第1项之半导体封装基板制法,其中,该电阻材料为厚膜(Thick film)及薄膜(Thin film)电阻材料之任一者。8.如申请专利范围第3或4项之半导体封装基板制法,其中,该电阻材料为厚膜电阻材料。9.如申请专利范围第5项之半导体封装基板制法,其中,该电阻材料为薄膜电阻材料。10.一种内嵌电阻元件之半导体封装基板,系包括:一内层电路板,其具有图案化之第一线路层,该第一线路层具有多数之电阻电极;至少一图案化电阻材料,系电性连接至该电阻电极,并覆盖于该电极上;至少一图案化之第二线路层,系间隔一绝缘层以堆叠于该第一线路层上;以及多数导电盲孔,系形成于该绝缘层中,以电性连接至该电阻电极。11.如申请专利范围第10项之半导体封装基板,其中,该内层电路板系为一双层电路板及多层电路板之任一者。12.如申请专利范围第10项之半导体封装基板,其中,该图案化电阻材料系藉由涂布一电阻材料层并透过雷射及蚀刻之任一方式加以图案化,俾使该图案化电阻材料覆盖并电性连接至该电阻电极。13.如申请专利范围第10项之半导体封装基板,其中,该图案化电阻材料系利用网印方式在该电阻电极区域沈积电阻材料,并透过雷射及蚀刻之任一方式加以精确定义,俾使该图案化电阻材料覆盖并电性连接至该电阻电极。14.如申请专利范围第10项之半导体封装基板,其中,该图案化电阻材料系利用图案化阻层定义出欲沈积有电阻材料之区域,并藉由溅镀、电镀及无电镀之任一方式在该阻层开口中沈积电阻材料,俾使该电阻材料得以覆盖并电性连接至电阻电极。15.如申请专利范围第10、11、12、13或14项之半导体封装基板,其中,该图案化电阻材料覆盖至电阻电极之方式可为部分及全部覆盖之任一者。16.如申请专利范围第10项之半导体封装基板,其中,该电阻材料为厚膜(Thick film)及薄膜(Thin film)电阻材料之任一者。17.如申请专利范围第12或13项之半导体封装基板,其中,该电阻材料为厚膜电阻材料。18.如申请专利范围第14项之半导体封装基板,其中,该电阻材料为薄膜电阻材料。19.一种内嵌电阻元件之半导体封装基板制法,系包括:提供一内层电路板,其具有图案化之第一线路层,该第一线路层具有多数之电阻电极;于该内层电路板上形成图案化电阻材料,并使该图案化电阻材料与电阻电极形成电性连接;于该具图案化电阻材料之内层电路板上形成至少一绝缘层;形成贯穿该绝缘层与线路层之电镀导通孔(PTH)以供电性连接至该线路层与电阻电极;以及于该绝缘层上形成至少一图案化之第二线路层,并藉由多数形成于该绝缘层之导电盲孔以电性连接该电阻电极。20.如申请专利范围第19项之半导体封装基板制法,其中,该内层电路板系为一双层电路板及多层电路板之任一者。21.如申请专利范围第19项之半导体封装基板制法,其中,于该内层电路板上形成图案化电阻材料时,系包括:涂布一电阻材料层;以及藉由雷射及蚀刻之任一方式加以图案化该电阻材料,俾使该电阻材料覆盖并电性连接至该电阻电极。22.如申请专利范围第19项之半导体封装基板制法,其中,于该内层电路板上形成图案化电阻材料时,系包括:利用网印方式在该电阻电极区域沈积电阻材料;以及藉由雷射及蚀刻之任一方式精确定义电阻材料之电阻値,俾使该电阻材料覆盖并电性连接至该电阻电极。23.如申请专利范围第19项之半导体封装基板制法,其中,于该内层电路板上形成图案化电阻材料时,系包括:形成图案化阻层以定义出欲沈积有电阻材料之区域;藉由溅镀、电镀及无电镀之任一方式在该阻层开口中沈积电阻材料,俾使该电阻材料得以覆盖并电性连接至电阻电极;以及移除该阻层。24.如申请专利范围第21、22或23项之半导体封装基板制法,其中,该图案化电阻材料覆盖至电阻电极之方式可为部分及全部覆盖之任一者。25.如申请专利范围第19项之半导体封装基板制法,其中,该电阻材料为厚膜(Thick film)及薄膜(Thin film)电阻材料之任一者。26.如申请专利范围第21或22项之半导体封装基板制法,其中,该电阻材料为厚膜电阻材料。27.如申请专利范围第23项之半导体封装基板制法,其中,该电阻材料为薄膜电阻材料。28.一种内嵌电阻元件之半导体封装基板,系包括:一内层电路板,其具有图案化之第一线路层,该第一线路层具有多数之电阻电极;至少一图案化电阻材料,系电性连接至该电阻电极,并覆盖于该电极上;至少一图案化第二线路层,系间隔一绝缘层以堆叠于该第一线路层上;复数电镀导通孔,系贯穿该绝缘层与线路层,以供电性导接相关图案化之线路层与电阻电极;以及复数个导电盲孔,系形成于该绝缘层中,以电性连接至该电阻电极。29.如申请专利范围第28项之半导体封装基板,其中,该内层电路板系为一双层电路板及多层电路板之任一者。30.如申请专利范围第28项之半导体封装基板,其中,该图案化电阻材料系藉由涂布一电阻材料层并透过雷射及蚀刻之任一方式加以图案化,俾使该图案化电阻材料覆盖并电性连接至该电阻电极。31.如申请专利范围第28项之半导体封装基板,其中,该图案化电阻材料系利用网印方式在该电阻电极区域沈积电阻材料,并透过雷射及蚀刻之任一方式加以精确定义,俾使该图案化电阻材料覆盖并电性连接至该电阻电极。32.如申请专利范围第28项之半导体封装基板,其中,该图案化电阻材料系利用图案化阻层定义出欲沈积有电阻材料之区域,并藉由溅镀、电镀及无电镀之任一方式在该阻层开口中沈积电阻材料,俾使该电阻材料得以覆盖并电性连接至电阻电极。33.如申请专利范围第28、29、30、31或32项之半导体封装基板,其中,该图案化电阻材料覆盖至电阻电极之方式可为部分及全部覆盖之任一者。34.如申请专利范围第28项之半导体封装基板,其中,该电阻材料为厚膜(Thick film)及薄膜(Thin film)电阻材料之任一者。35.如申请专利范围第30或31项之半导体封装基板,其中,该电阻材料为厚膜电阻材料。36.如申请专利范围第32项之半导体封装基板,其中,该电阻材料为薄膜电阻材料。图式简单说明:第1图系为习知在基板表面接置有被动元件之剖面示意图;第2图系为美国专利第6,108,212号案整合被动元件之基板剖面示意图;第3图系为美国专利第6,278,356号案整合被动元件之基板剖面示意图;第4A图至4G图系为本发明之内嵌电阻元件之半导体封装基板制作方法剖面示意图;以及第5A图至5H图系本发明之内嵌电阻元件之半导体封装基板制作方法另一实施例之剖面示意图。 |
