| 主权项 |
1.一种输出电路,其特征为具备:以等间隔配置之信号输出端子;将互相邻接之信号输出端子予以连接的第1连接线;将两端之信号输出端子予以连接的第2连接线;及设于上述第2连接线之中间点的共通输出端子。2.如申请专利范围第1项之输出电路,其中自上述信号输出端子至上述共通输出端子之上述第2连接线上,于上述信号输出端子附近设置缓冲电路。3.一种输入电路,其特征为具备:以等间隔配置之信号输入端子;将互相邻接之信号输入端子予以连接的第1连接线;将两端之信号输入端子予以连接的第2连接线;及设于上述第2连接线之中间点的共通输入端子。4.如申请专利范围第3项之输入电路,其中自上述共通输入端子至上述信号输入端子之上述第2连接线上,于上述信号输入端子附近设置缓冲电路。5.一种电子电路,其特征为具备:输出端子以等间隔配置之多数闸极电路;将上述闸极电路输出之各输出信号分支为多数路径的分支手段;及将上述被分支之信号合成、输出至外部的合成手段。6.一种电子电路,其特征为具备:输出端子以等间隔配置之多数闸极电路;将上述闸极电路之互相邻接之输出端子予以连接的第1连接线;将上述闸极电路两端之输出端子予以连接的第2连接线;及设于上述第2连接线之中间点的共通输出端子。7.如申请专利范围第6项之电子电路,其中自上述信号输出端子至上述共通输出端子之上述第2连接线上,于上述信号输出端子附近设置缓冲电路。8.一种电子电路,其特征为具备:输入端子以等间隔配置之多数闸极电路;将输入上述多数个闸极电路之各输入信号分支为多数路径的分支手段;及将上述被分支之信号合成、输出至上述闸极电路之输入端子的合成手段。9.一种电子电路,其特征为具备:输入端子以等间隔配置之多数闸极电路;将上述闸极电路之互相邻接之输入端子予以连接的第1连接线;将上述闸极电路两端之输入端子予以连接的第2连接线;及设于上述第2连接线之中间点的共通输入端子。10.如申请专利范围第9项之电子电路,其中自上述共通输入端子至上述信号输入端子之上述第2连接线上,于上述信号输入端子附近设置缓冲电路。11.一种多工器,其特征为具备:输出端子以等间隔配置之多数传送闸极;将上述传送闸极之互相邻接之输出端子以相等配线长度予以连接的第1配线;设于上述传送闸极两端之各输出端子附近的缓冲电路;介由上述缓冲电路将上述传送闸极两端之输出端子予以连接的第2配线;及设于上述第2配线之中间点的共通输出端子。12.一种解多工器,其特征为具备:输入端子以等间隔配置之多数传送闸极;将上述传送闸极之互相邻接之输入端子以相等配线长度予以连接的第1配线;设于上述传送闸极两端之各输入端子附近的缓冲电路;介由上述缓冲电路将上述传送闸极两端之输入端子予以连接的第2配线;及设于上述第2配线之中间点的共通输入端子。13.一种接线逻辑或(OR)电路,其特征为具备:连接于高位准电位与低位准电位之间,输出端子以等间隔配置之多数CMOS电晶体;将上述CMOS电晶体之互相邻接之输出端子以相等配线长度予以连接的第1配线;设于上述CMOS电晶体两端之各输出端子附近的缓冲电路;介由上述缓冲电路将上述CMOS电晶体两端之输出端子予以连接的第2配线;设于上述第2配线之中间点的共通输出端子;将构成上述CMOS电晶体之P通道MOS电晶体之闸极连接于低位准电位的第3配线;及与构成上述CMOS电晶体之N通道MOS电晶体之各闸极对应而被以等间隔配置的输入端子。14.一种接线逻辑及(AND)电路,其特征为具备:连接于高位准电位与低位准电位之间,输出端子以等间隔配置之多数CMOS电晶体;将上述CMOS电晶体之互相邻接之输出端子以相等配线长度予以连接的第1配线;设于上述CMOS电晶体两端之各输出端子附近的缓冲电路;介由上述缓冲电路将上述CMOS电晶体两端之输出端子予以连接的第2配线;设于上述第2配线之中间点的共通输出端子;将构成上述CMOS电晶体之N通道MOS电晶体之闸极连接于高位准电位的第3配线;及与构成上述CMOS电晶体之P通道MOS电晶体之各闸极对应而被以等间隔配置的输入端子。15.一种脉冲处理电路,其特征为具备:与输入之上升边缘或下降边缘同步地将输出变化为高位准或低位准之后,将该输出保持于浮动状态之同时,输出端子以等间隔被配置之多数闸极电路;将上述闸极电路之互相邻接之输出端子以相等配线长度予以连接的第1配线;设于上述闸极电路两端之各输出端子附近的缓冲电路;介由上述缓冲电路将上述闸极电路两端之输出端子予以连接的第2配线;及设于上述第2配线之中间点的共通输出端子。16.如申请专利范围第15项之脉冲处理电路,其中上述闸极电路另具备:设于输出端子的电荷储存部;与输入之上升边缘或下降边缘同步地对上述电荷储存部供给电荷的开关元件;及自上述输入之上升边缘或下降边缘起经过特定延迟时间后,将上述开关元件由上述电荷储存部予以切断的切断手段。17.如申请专利范围第15或16项之脉冲处理电路,其中上述闸极电路另具备:串接于高位准电位与输出端子之间的第1及第2P通道场效电晶体;及串接于上述输出端子与低位准电位之间的第1及第2N通道场效电晶体;上述第1P通道场效电晶体及上述第1N通道场效电晶体之各闸极连接于输入端子;上述第2P通道场效电晶体及上述第2N通道场效电晶体之各闸极则介由反相器连接于上述输入端子。18.一种多相时脉处理电路,其特征为具备:与多相时脉之上升边缘或下降边缘同步地将输出位准切换之后,将该输出位准保持于浮动状态之同时,输出端子以等间隔被配置之多数闸极电路;将上述闸极电路之互相邻接之输出端子以相等配线长度予以连接的第1配线;设于上述闸极电路两端之各输出端子附近的缓冲电路;介由上述缓冲电路将上述闸极电路两端之输出端子予以连接的第2配线;及设于上述第2配线之中间点的共通输出端子。19.如申请专利范围第18项之多相时脉处理电路,其中上述闸极电路另具备:设于输出端子的电荷储存部;与多相时脉之任一之上升边缘或下降边缘同步地仅在特定期间使上述输出端子导通为高位准电位的第1开关元件;及与上述多相时脉之另一之上升边缘或下降边缘同步地仅在特定期间使上述输出端子导通为低位准电位的第2开关元件。20.如申请专利范围第19项之多相时脉处理电路,其中上述特定期间较多相时脉之相位偏移量为短。21.如申请专利范围第19或20项之多相时脉处理电路,其中上述第1开关元件及上述第2开关元件分别以等间被配置地将多数予以并接,与上述多相时脉之各相之上升边缘或下降边缘同步地使上述第1开关元件与上述第2开关元件呈交互导通。22.如申请专利范围第21项之多相时脉处理电路,其中上述第1开关元件及上述第2开关元件分别各将N个予以并接,与2N个多相时脉之第(2n-1)相之上升边缘或下降边缘同步地使第n号(n = 1-N)之第1开关元件呈导通,与2N个多相时脉之第(2n)相之上升边缘或下降边缘同步地使第n号(n = 1-N)之第2开关元件呈导通。23.如申请专利范围第19-22项中任一项之多相时脉处理电路,其中上述第1开关元件另具备:串接于上述高位准电位与输出端子之间的第1及第2P通道场效电晶体;及使输入至上述第1及第2P通道场效电晶体之任一方闸极端子的任一多相时脉之反转信号,仅延迟上述特定期间而输出至另一方闸极端子的第1反相器;上述第2开关元件另具备:串接于上述输出端子与低位准电位之间的第1及第2N通道场效电晶体;使输入至上述第1及第2N通道场效电晶体之任一方闸极端子的任一多相时脉之反转信号,仅延迟上述特定期间而输出至另一方闸极端子的第2反相器。24.一种时脉倍频电路,其特征为具备:产生多相时脉的多相时脉产生电路;依上述多相时脉产生非重叠脉冲的脉冲产生电路;及输出上述非重叠脉冲之逻辑和的脉冲处理电路;且上述脉冲处理电路具备:与输入之上升边缘或下降边缘同步地将输出变化为高位准或低位准之后,将该输出保持于浮动状态之同时,输出端子以等间隔被配置之多数闸极电路;将上述闸极电路之互相邻接之输出端子以相等配线长度予以连接的第1配线;设于上述闸极电路两端之各输出端十附近的缓冲电路;介由上述缓冲电路将上述闸极电路两端之输出端子予以连接的第2配线;及设于上述第2配线之中间点的共通输出端子。25.一种时脉倍频电路,其特征为具备:产生多相时脉的多相时脉产生电路;及由上述多相时脉直接产生倍频时脉的多相时脉处理电路;且上述多相时脉处理电路具备:与多相时脉之上升边缘或下降边缘同步地将输出位准切换之后,将该输出位准保持于浮动状态之同时,输出端子以等间隔被配置之多数闸极电路;将上述闸极电路之互相邻接之输出端子以相等配线长度予以连接的第1配线;设于上述闸极电路两端之各输出端子附近的缓冲电路;介由上述缓冲电路将上述闸极电路两端之输出端子予以连接的第2配线;及设于上述第2配线之中间点的共通输出端子。26.如申请专利范围第24或25项之时脉倍频电路,其中上述多相时脉产生电路为PLL电路或DLL电路。图式简单说明:图1:本发明第1实施形态之4输入多工器之构成电路图。图2:本发明第1实施形态之4输入多工器之信号路径距离之说明图。图3:本发明第2实施形态之4输入多工器之信号路径距离之说明图。图4:本发明第3实施形态之4输入多工器之配线电阻之说明图。图5(a):图2之4输入多工器之信号路径距离之算出结果。图5(b):图3之4输入多工器之信号路径距离之算出结果。图5(c):图4之4输入多工器之配线电阻之算出结果。图6:本发明第4实施形态之4输出解多工器之构成电路图。图7:本发明第5实施形态之4输入接线逻辑或电路之构成电路图。图8:本发明第6实施形态之4输入接线逻辑及电路之构成电路图。图9:本发明第7实施形态之4输入脉冲处理电路之构成电路图。图10:本发明第7实施形态之4输入脉冲处理电路之动作时序图。图11:本发明第8实施形态之时脉倍频电路之构成方块图。图12:图11之多相时脉产生电路输出之多相时脉之一例之图。固13:图11之时脉倍频电路使用之多相时脉产生电路之构成方块图。图14:本发明第9实施形态之多相时脉处理电路之构成电路图。图15:本发明第9实施形态之多相时脉处理之动作时序图。图16:本发明第10实施形态之时脉倍频电路之构成方块图。图17:习知4输入多工器之构成电路图。图18:习知4输入解多工器之构成电路图。 |
