| 主权项 |
1.一输出/入缓冲保护电路,系包括:一输出/入垫片;一输出/入缓冲器,包含一第一PMOS电晶体及一第一NMOS电晶体;一n-well控制电路,系耦接至该第一PMOS电晶体的n-well以及该输出/入垫片上以提升该第一PMOS电晶体至一输入电位,当该输入电位大于一电压源时;一闸极控制电路,系耦接至该第一PMOS电晶体的闸极端及该n-well控制电路,俾用以提升该闸极端之电位至该输入电位,当该输入电位大于一电压源时;该闸极控制电路包括一电晶体,用以将一控制电源于一输入模式时输入至该PMOS电晶体的闸极;及其中,该n-well控制电路包含一保护元件,俾可于该PMOS电晶体至该电晶体闸极间提供一降压路径及于阻挡该输出/入端之电流回流至该电晶体闸极端。2.如申请专利范围第1项所述之输出/入缓冲保护电路,其中该n-well控制电路包括:一第二PMOS电晶体,具有一闸极连接至一电压源VCC,一源极连接至该I/O垫片,及一汲极连接至该第一PMOS电晶体的n-well;一第三PMOS电晶体,具有一闸极连接至一电压源,一源极耦接至该I/O垫片,一n-well耦接至该第二PMOS的汲极;一第四PMOS电晶体,具有一闸极耦接至该第三PMOS电晶体的汲极端,一源极端耦接至该电压源,以及一汲极耦接至该第三电晶体的n-well。3.如申请专利范围第1项所述之输出/入缓冲保护电路,其中该闸极控制电路中之该电晶体系为一第六PMOS电晶体,该闸极控制电路更包括:一第五PMOS电晶体,具有一闸极端连接至该电压源,一源极端连接至该I/O垫片;一第六PMOS电晶体,具有一闸极端连接至该第三PMOS电晶体的汲极,一源极端连接至该控制讯号,及一汲极连接至该第一PMOS电晶体之闸极;一第二NMOS电晶体,具有一闸极连接至该电压源,一汲极连接至该控制讯号,及一源极连接至该第一PMOS电晶体的闸极。4.如申请专利范围第1或第3项所述之输出/入缓冲保护电路,其中该保护元件为一NMOS电晶体。5.如申请专利范围第4项所述之输出/入缓冲保护电路,其中一闸极接点及一源极接点系耦接至一节点A,其中该节点A系耦接至该第六PMOS电晶体的闸极上,及一汲极耦接至该I/O垫片。6.如申请专利范围第1项所述之输出/入缓冲保护电路,其中该保护元件为一PMOS电晶体。7.如申请专利范围第1项所述之输出/入缓冲保护电路,其中该保护元件为一二极体。图式简单说明:第1图系显示一传统输出/入(I/O)缓冲电路的电路结构;第2图系显示一可适用于3.3V IC晶片之I/O缓冲器;第3图系显示本发明一较佳实施例之电路示意图;第4图及第5图系显示一输出波形比较图。 |
