具有次放大架构之半导体记忆装置

摘要

本发明系一种具有次放大架构之半导体记忆装置，将 N通道MOS电晶体(103)之源极连接感测放大器驱动线(S2N)，因此即使控制讯号(LAMPE)成为H准位，亦由于感测放大器驱动线(S2N)及LIO线对均在预充电电位(VBL)，因此当N通道MOS电晶体(101、102)之闸极-源极间电压(Vgs)成为OV，次放大器100不动作。由而不必增设用于供给传达列组块之活性化的讯号之电路架构而能图得半导体记忆装置之省面积化。

主权项

1.一种具有次放大架构之半导体记忆装置,具备: 行列状配置之复数的记忆体单元; 对应于前述复数之记忆体单元之复数之行而配置 之复数的字元线; 对应于前述复数之记忆体单元之复数之列而配置 之复数的位元线对; 用以检测放大由前述复数之记忆体单元读出之数 据之复数的感测放大器带;以及 与前述各复数之感测放大器交叉配置之复数的次 字元线驱动带, 前述复数之感测放大器带各含有: 对应于前述复数之位元线对所设之用以检测放大 对应之位元线对之电位差之复数的感测放大器; 与前述复数之感测放大器共通而设之感测放大器 驱动线;以及 对应于前述复数之位元线对所设之各各与对应之 位元线为选择性的连接之复数的第一数据线对, 并具有对应于各各前述复数之第一数据线对所设 之复数的次放大器, 前述复数之次放大器各含有: 第一、第二及第三电晶体, 前述第一电晶体之控制端子为连接于前述第一数 据线对之一方线,其第1导通端子为连接于前述第 一数据线对之另一方线,其第2导通端子则连接于 前述第三电晶体之第1导通端子, 前述第二电晶体之控制端子为连接于前述第一数 据线对之另一方线,其第1导通端子为连接于前述 第一数据线对之一方线,其第2导通端子则连接于 前述第三电晶体之第1导通端子,以及 前述第三电晶体由控制端子输入前述次放大器之 活性化时序控制讯号,其第2导通端子为连接于前 述感测放大器驱动线。 2.一种具有次放大架构之半导体记忆装置,具备: 行列状配置之复数的记忆体单元; 对应于前述复数之记忆体单元之复数的行配置之 复数的字元线; 对应于前述复数之记忆体单元之复数的列配置之 复数的位元线对; 用以检测放大由前述复数之记忆体单元读出之数 据之复数的感测放大器带;以及 与前述各复数之感测放大器带交叉而设之复数的 次字元线驱动带, 前述复数之感测放大器带之各各为含有: 对应于前述复数之位元线对所设之用以检测放大 对应之位元线对之电位差之复数的感测放大器; 与前述复数之感测放大器共通而设之感测放大器 驱动线;以及 对应于前述复数之位元线对所设之各为与对应之 位元线选择性的连接之复数的第一数据线对, 前述复数之次字元线驱动带之各各含有: 对应于前述复数之第一数据线对所设之于读出动 作时,接收经由对应之前述第一数据线对之前述次 放大器放大之数据之复数的第二数据线对; 并具有对应于各各前述复数之第一数据线对之而 设之复数的次放大器, 前述复数之次放大器各各含有: 第一、第二及第三电晶体, 前述第一电晶体之控制端子为连接于前述第一数 据线对之一方线,其第2导通端子为连接于前述第 二数据线对之一方线,其第2导通端子则连接于前 述第三电晶体之第1导通端子, 前述第二电晶体之控制端子为连接于前述第一数 据线对之另一方线,其第1导通端子为连接于前述 第二数据线对之另一方线,其第2导通端子则连接 于前述第三电晶体之第1导通端子,以及 前述第三电晶体由控制端子输入前述次放大器之 活性化时序控制讯号,其第2导通端子为连接于前 述感测放大器驱动线。 3.如申请专利范围第1项之半导体记忆装置,其中具 有: 产生应于位址讯号而选择与前述复数之第一数据 线对各各连接之前述位元线对之行选择讯号的行 解码器; 接受使前述列解码器活性化之列选择赋能讯号而 输出前述次放大器之活性化时序控制讯号的控制 讯号产生电路; 前述控制讯号产生电路含有使前述次放大器之活 性化时序控制讯号之活性化以延迟至前述行选择 讯号活性化之后的延迟电路。 4.如申请专利范围第2项之半导体记忆装置,其中具 有: 产生应于位址讯号而选择与前述复数之第一数据 线对各各连接之前述位元线对之行选择讯号的行 解码器; 接受使前述行解码器活性化之行选择赋能讯号而 输出前述次放大器之活性化时序控制讯号的控制 讯号产生电路; 前述控制讯号产生电路含有使前述次放大器之活 性化时序控制讯号之活性化以延迟至前述行选择 讯号活性化之后的延迟电路。 5.如申请专利范围第2项之半导体记忆装置,其中前 述次放大器含有:用以控制前述第一数据线对与前 述第二数据线对之分离/连接之输入出开关电路; 前述输入出开关电路具有: 输入前述次放大器之活性化时序控制讯号之反转 讯号及输入出开关讯号之NAND电路; 将前述NAND电路之输出予以反转之换流器;以及 应于前述换流器之输入出而将前述第一数据线对 及前述第二数据线对分离/连接之第一及第二转移 闸电路。 6.如申请专利范围第1项之半导体记忆装置,其中前 述各复数之次放大器为设在前述复数之感测放大 器带与前述复数之次字元线驱动带之交叉领域。 7.如申请专利范围第2项之半导体记忆装置,其中前 述各复数之次放大器为设在前述复数之感测放大 器带与前述复数之次字元线驱动带之交叉领域。 图式简单说明: 第1图表示本发明实施形态之DRAM主要部之概略图 。 第2图表示第一实施形态之十字带6及其周边电路 构成之电路图。 第3图表示第一实施形态之次放大器100之具体电路 构成的电路图。 第4图表示产生控制讯号LAMPE之具体电路构成的电 路图。 第5图表示说明产生控制讯号LAMPE之时序图。 第6图表示第二实施形态之十字带6及其周边电路 构成之电路图。 第7图表示第二实施形态之次放大器100A之具体电 路构成的电路图。 第8图表示第三实施形态之十字带6及其周边电路 构成之电路图。 第9图表示第三实施形态之次放大器+输入出开关 电路200之具体电路构成的电路图。 第10图表示说明次放大器+输入出开关电路200之输 入出开关电路60a之动作的时序图。 第11图表示产生控制讯号CDED之控制讯号产生电路 300之电路构成的电路图。