| 摘要 |
本发明系旨在：抑制于CMOS结构的位准移位电路中产生贯通电流。于由4个电晶体M1～M4构成之CMOS结构的位准移位基本电路10中，加了用以抑制其贯通电流的控制电路20。在使控制输入VS1为低位准而使控制用N型MOS电晶体M7、M8截止之期间内(开关断开期间)，系使互补资料输入Vin1、Vin2迁移。于该开关断开期间，N型MOS电晶体M1、M2之各自的源极，系从VSS上分离。而且，于该开关断开期间内，系藉由使控制输入VS2为低位准而使控制用P型MOS电晶体M5、M6接通。于此些控制用P型MOS电晶体M5、M6接通之期间，系资料输出Vout1和Vout2皆预充电到VDD(预充电期间)。 |
