通用延迟逻辑装置

摘要

一种用于将对其之一信号输入延迟特定个数的时钟周期X之逻辑电路被描述，其中X介于1与2^N间。在一实施例中，该逻辑电路包含一解多工器(DEMUX)，包含一输入用于接收该信号与N个输出；一暂存器阵列包含2^N时钟暂存器被连接至该(DEMUX)的N个出之一，且其中资料在每一时钟周期由一时钟暂存器被移位出来至下一个时钟暂存器；以及一多工器(MUX)包含M个输入，其中M个输入之每一个被连接至该等时钟暂存器之一。