| 主权项 |
1.一种位元线感测放大器驱动控制电路,用于具有一记忆体单元阵列之同步动态随机存取记忆体,该阵列包括至少两个可依照行位址进行分割的行区块,以及具有复数个位元线感测放大器,用以感测由该记忆体单元阵列输出至一位元线的资料,该位元线感测放大器驱动控制电路包括:一主控制电路,其可响应一位元线感测放大器感测起始信号以及一预设列区块资讯信号,用以输出一可控制该等位元线感测放大器之感测作业的主控制信号;复数个子控制电路可响应复数个行区块资讯信号,其包括第一行区块资讯信号与第二行区块资讯信号、以及一感测保证延迟信号,用以输出复数个子控制信号;一主驱动电路,其可响应该主控制信号来驱动该等位元线感测放大器;以及复数个子驱动电路,其可响应该子控制信号来驱动该等位元线感测放大器。2.如申请专利范围第1项之位元线感测放大器驱动控制电路,其中该主驱动电路系被排列于该记忆体单元阵列之所有行区块的旁边,而且有一个别的子控制电路被排列于该等行区块中其中一区块的旁边。3.如申请专利范围第1项之位元线感测放大器驱动控制电路,其中该等至少两个行区块包括第一与第二行区块,而且其中该等复数个子控制信号包括:一第一行区块控制信号,用以控制该第一行区块的位元线感测放大器;以及一第二行区块控制信号,用以控制该第二行区块的位元线感测放大器。4.如申请专利范围第3项之位元线感测放大器驱动控制电路,其中该等复数个子控制电路包括:一第一子控制电路,其可响应该第一行区块资讯信号以及该感测保证延迟信号,用以输出该第二行区块控制信号;以及一第二子控制电路,其可响应该第二行区块资讯信号以及该感测保证延迟信号,用以输出该第一行区块控制信号。5.如申请专利范围第4项之位元线感测放大器驱动控制电路:其中该主控制电路包括一第一逻辑电路,其可响应该位元线感测放大器感测起始信号以及该预设列区块资讯信号用以输出一第一控制信号,以及一第二逻辑电路,其可响应该第一控制信号用以输出该主控制信号;其中该第一子控制电路包括一第一逻辑电路,其可响应该第一行区块资讯信号以及该感测保证延迟信号用以输出一第二控制信号,以及一第二逻辑电路,其可响应该第二控制信号与该第一控制信号用以输出该第二行区块控制信号;以及其中该第二子控制电路包括一第一逻辑电路,其可响应该第二行区块资讯信号以及该感测保证延迟信号用以输出一第三控制信号,以及一第二逻辑电路,其可响应该第三控制信号与该第一控制信号用以输出该第一行区块控制信号。6.如申请专利范围第5项之位元线感测放大器驱动控制电路,其中当第三控制信号被启动时该第一行区块控制信号便会被取消,而且当第二控制信号被启动时该第二行区块控制信号便会被取消。7.如申请专利范围第6项之位元线感测放大器驱动控制电路,其中该等第二与第三控制信号都系自动脉冲信号。8.如申请专利范围第3项之位元线感测放大器驱动控制电路,其中该等复数个子驱动电路包括:一第一子驱动电路,其可在第一行区块控制信号的控制下来驱动该第一行区块的位元线感测放大器;以及一第二子驱动电路,其可在第二行区块控制信号的控制下来驱动该第二行区块的位元线感测放大器。9.如申请专利范围第8项之位元线感测放大器驱动控制电路,其中当该等第一行区块资讯信号与第二行区块资讯信号中其中一者以及该感测保证延迟信号被启动之后,该等第一与第二子驱动电路中其中一者便会被关闭,而另一子驱动电路则会保持在「开启」状态。10.如申请专利范围第8项之位元线感测放大器驱动控制电路,其中当该感测保证延迟信号被启动之后,该等第一与第二子驱动电路中其中一者便会被开启,而另一子驱动电路则会保持在「关闭」状态。11.如申请专利范围第8项之位元线感测放大器驱动控制电路:其中该第一子驱动电路包括复数个第一N型金-氧-半(NMOS)电晶体,每个该等第一N型金-氧-半(NMOS)电晶体的汲极都会被连接至一第一局部阵列阻止线路,从该线路可供应一预设的第一操作电压给被排列于该第一行区块中的位元线感测放大器,每个该等第一N型金-氧-半(NMOS)电晶体的闸极会被连接至该第一行区块控制信号,而且每个该等第一N型金-氧-半(NMOS)电晶体的源极则会被连接至接地;以及其中该第二子驱动电路包括复数个第二N型金-氧-半(NMOS)电晶体,每个该等第二N型金-氧-半(NMOS)电晶体的汲极都会被连接至一第二局部阵列阻止线路,从该线路可供应一预设的第一操作电压给被排列于该第二行区块中的位元线感测放大器,每个该等第二N型金-氧-半(NMOS)电晶体的闸极会被连接至该第二行区块控制信号,而且每个该等第二N型金-氧-半(NMOS)电晶体的源极则会被连接至接地。12.如申请专利范围第8项之位元线感测放大器驱动控制电路:其中该第一子驱动电路包括复数个第一P型金-氧-半(PMOS)电晶体,每个该等第一P型金-氧-半(PMOS)电晶体的汲极都会被连接至一第一局部阵列线路,从该线路可供应一预设的第二操作电压给被排列于该第一行区块中的位元线感测放大器,每个该等第一P型金-氧-半(PMOS)电晶体的闸极会被连接至该第一行区块控制信号,而且每个该等第一P型金-氧-半(PMOS)电晶体的源极则会被连接至一内部电压;以及其中该第二子驱动电路包括复数个第二P型金-氧-半(PMOS)电晶体,每个该等第二P型金-氧-半(PMOS)电晶体的汲极都会被连接至一第二局部阵列线路,从该线路可供应一预设的第二操作电压给被排列于该第二行区块中的位元线感测放大器,每个该等第二P型金-氧-半(PMOS)电晶体的闸极会被连接至该第二行区块控制信号,而且每个该等第二P型金-氧-半(PMOS)电晶体的源极则会被连接至该内部电压。13.一种位元线感测放大器驱动控制方法,用于具有一记忆体单元阵列之同步动态随机存取记忆体,该阵列包括至少两个可依照行位址进行分割的行区块,以及具有复数个位元线感测放大器,用以感测由该记忆体单元阵列输出至一位元线的资料,该方法包括:(a)接收一列位址且启动一感测保证延迟信号;(b)根据所接收到的列位址启动一字组线,且启动一位元线感测放大器感测起始信号;(c)开启一主驱动电路与复数个子驱动电路,用以供应一操作电压给所有行区块中的位元线感测放大器;(d)如果接收到一行位址的话,关闭未被该行位址所选择到的行区块的子驱动电路,用以停止供应该操作电压给该未被选择之行区块中的位元线感测放大器;以及(e)于一段预设时间之后便可开启已经于步骤(d)中被关闭之未被选择之行区块中的子驱动电路。14.如申请专利范围第13项之方法,其中可遵循下面的方式开启该子驱动电路:如果接收到一额外的行位址用以从该记忆体单元阵列读取其它资料的话,便实施步骤(d)与(e)。15.如申请专利范围第13项之方法,其中该预设时间相当于从被该行位址选择到之行区块中输出资料的时间。16.如申请专利范围第13项之方法,其中可遵循下面的方式开启该子驱动电路:如果在取消该感测保证延迟信号之后接收到一额外的读取命令用以从该记忆体单元阵列中读取另一资料的话,便必须将该主驱动电路与所有的子驱动电路的状态维持在「开启」状态。17.如申请专利范围第13项之方法,其中可利用一主控制信号来控制该主驱动电路,其可响应一位元线感测放大器感测起始信号以及一列区块资讯信号,并且可分别利用复数个子控制信号来控制该复数个子驱动电路,其可响应个别的行区块资讯信号以及一感测保证延迟信号。18.一种位元线感测放大器驱动控制方法,用于具有一记忆体单元阵列之同步动态随机存取记忆体,该阵列包括至少两个可依照行位址进行分割的行区块,以及具有复数个位元线感测放大器,用以感测由该记忆体单元阵列输出至一位元线的资料,该方法包括:(a)接收一列位址且启动一感测保证延迟信号;(b)根据所接收到的列位址启动一字组线,且启动一位元线感测放大器感测起始信号;(c)开启一主驱动电路,用以供应一操作电压给所有行区块中的位元线感测放大器;以及(d)如果接收到一行位址的话,开启已被该行位址所选择到的行区块的子驱动电路,用以供应该操作电压给该已被选择之行区块中的位元线感测放大器,同时让未被选择之行区块的子驱动电路维持在「关闭」状态。19.如申请专利范围第18项之方法,其中可遵循下面的方式开启一子驱动电路:如果接收到一额外的行位址用以从该记忆体单元阵列读取其它资料的话,便实施步骤(d)。20.如申请专利范围第18项之方法,其中可遵循下面的方式开启一子驱动电路:如果在取消该感测保证延迟信号之后接收到一额外的读取命令用以从该记忆体单元阵列中读取另一资料的话,便必须开启位于该未被选择之行区块中子驱动电路,以便让该主驱动电路与所有行区块中的子驱动电路的状态维持在「开启」状态。21.如申请专利范围第18项之方法,其中可利用一响应一位元线感测放大器感测起始信号以及一列区块资讯信号所取得之主控制信号来控制该主驱动电路,并且可分别利用响应个别的行区块资讯信号以及一感测保证延迟信号所取得之复数个子控制信号来控制该等复数个子驱动电路。22.一种同步动态随机存取记忆体,其包括:一记忆体单元阵列,其包括可依照行位址进行分割的至少一第一行区块以及一第二行区块;复数个第一位元线感测放大器,其系被设计成用以感测由该记忆体单元阵列之第一行区块所输出的资料;复数个第二位元线感测放大器,其系被设计成用以感测由该记忆体单元阵列之第二行区块所输出的资料;以及一位元线感测放大器驱动控制电路,其可响应一列位址选择信号用以供应一操作电压给该等第一与第二位元线感测放大器,并且可响应一用以选择该第一行区块中之一行位址的行选择信号,用以停止供应一操作电压给该等复数个第二位元线感测放大器。23.如申请专利范围第22项之同步动态随机存取记忆体,其中该位元线感测放大器驱动控制电路可进一步被设计成用以于停止供应该操作电压给该等复数个第二位元线感测放大器之后的一段预设时间后重新供应该操作电压给该等复数个第二位元线感测放大器。24.一种用以操作一同步动态随机存取记忆体的方法,该同步动态随机存取记忆体包括一记忆体单元阵列,该阵列包括至少一第一行区块以及一第二行区块,其可依照行位址进行分割,复数个第一位元线感测放大器,其系被设计成用以感测由该记忆体单元阵列之第一行区块所输出的资料,以及复数个第二位元线感测放大器,其系被设计成用以感测由该记忆体单元阵列之第二行区块所输出的资料,该方法包括:响应一列位址选择信号供应一操作电压给该等第一与第二位元线感测放大器;以及响应一用以选择该第一行区块中之一行位址的行选择信号停止供应一操作电压给该等复数个第二位元线感测放大器。25.如申请专利范围第24项之方法,进一步包括:于停止供应一操作电压给该等复数个第二位元线感测放大器之后的一段预设时间后重新供应该操作电压给该等复数个第二位元线感测放大器。26.一种同步动态随机存取记忆体,其包括:一记忆体单元阵列,其包括可依照行位址进行分割的至少一第一行区块以及一第二行区块;复数个第一位元线感测放大器,其系被设计成用以感测由该记忆体单元阵列之第一行区块所输出的资料;复数个第二位元线感测放大器,其系被设计成用以感测由该记忆体单元阵列之第二行区块所输出的资料;以及一位元线感测放大器驱动控制电路,其可响应一列位址选择信号用以提高该等第一与第二位元线感测放大器的操作电压,并且可响应一用以选择该第一行区块中之一行位址的行选择信号,用以降低该等复数个第二位元线感测放大器的操作电压。27.一种用以操作一同步动态随机存取记忆体的方法,该同步动态随机存取记忆体包括一记忆体单元阵列,该阵列包括至少一第一行区块以及一第二行区块,其可依照行位址进行分割,复数个第一位元线感测放大器,其系被设计成用以感测由该记忆体单元阵列之第一行区块所输出的资料,以及复数个第二位元线感测放大器,其系被设计成用以感测由该记忆体单元阵列之第二行区块所输出的资料,该方法包括:响应一列位址选择信号提高该等第一与第二位元线感测放大器的操作电压;以及响应一用以选择该第一行区块中之一行位址的行选择信号降低该等复数个第二位元线感测放大器的操作电压。图式简单说明:图1为一惯用位元线感测放大器驱动控制电路范例的电路图;图2为图1所示之位元线感测放大器驱动控制电路内的输入/输出信号的时序图;图3为根据本发明具体实施例之同步动态随机存取记忆体(DRAM)之位元线感测放大器驱动控制电路的电路图;图4为图3所示之位元线感测放大器驱动控制电路内A部的详细电路图;图5为图3所示之位元线感测放大器驱动控制电路内的输入/输出信号的时序图;图6为根据本发明其它具体实施例之同步动态随机存取记忆体之位元线感测放大器驱动控制电路的电路图;图7为根据本发明其它具体实施例之同步动态随机存取记忆体之位元线感测放大器驱动控制电路的电路图;图8为图7所示之位元线感测放大器驱动控制电路内的输入/输出信号的时序图;图9为根据本发明其它具体实施例之同步动态随机存取记忆体之位元线感测放大器驱动控制电路的电路图;图10为根据上面本发明图3与6中所述之具体实施例之同步动态随机存取记忆体之位元线感测放大器驱动控制电路的作业流程图;以及图11为根据上面本发明图7与9中所述之其它具体实施例之同步动态随机存取记忆体之位元线感测放大器驱动控制电路的作业流程图。 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