| 主权项 |
1.一种半导体记忆装置,其包含有:第一记忆体阵列,具有每一记忆单元均储存一位元资料的多数个第一记忆单元;及第二记忆体阵列,与上述第一记忆体阵列形成于相同基板上且与上述第一记忆体阵列形成于不同区域上,具有每一记忆单元均储存多数位元资料的多数个第二记忆单元;其中,上述第一记忆体阵列区域之位址空间及第二记忆体阵列区域之位址空间,系预先以不会相互重叠的方式而固定设置。2.如申请专利范围第1项之半导体记忆装置,其中,上述第一记忆体阵列及上述第二记忆体阵列的各个,均系由具有浮闸的层叠型电晶体所构成。3.如申请专利范围第2项之半导体记忆装置,其中,上述第一记忆单元和上述第二记忆单元之结构系互相不同。4.如申请专利范围第2项之半导体记忆装置,其更包含有:第一控制电路,对应上述第一记忆体阵列所配置,用来控制上述第一记忆体阵列的第一记忆单元的资料之写入、读出及抹除;以及第二控制电路,对应上述第二记忆体阵列所配置,用来控制上述第二记忆体阵列的第二记忆单元的资料之写入、读出及抹除;其中,对于上述第一控制电路的上述第一记忆单元所做的写入及抹除中之至少一方的动作、和对于上述第二控制电路的上述第二记忆体阵列的第二记忆单元所做的写入及抹除中之至少一方的动作系互相不同。5.如申请专利范围第1至4项中任一项之半导体记忆装置,其更包含有一具有与上述第一记忆单元相同构造,且与上述第一记忆体阵列形成于不同区域上用以固定地储存预定资讯的程式元件。6.如申请专利范围第5项之半导体记忆装置,其中,上述程式元件系储存固定地设定内部电路状态的资讯。7.如申请专利范围第5项之半导体记忆装置,其中,上述程式元件系储存不良单元和冗余记忆单元之间的取代有无及不良位址。8.一种半导体记忆装置,其包含有:第一记忆体阵列,具有每一记忆单元均储存多数位元资讯的第一记忆单元;以及程式电路,与上述第一记忆体阵列形成于相同基板上且与上述第一记忆体阵列形成于不同区域上,用以储存设定预定的内部状态之资讯,其中上述程式电路,系包含一具有与每一单元均储存一位元资料之记忆单元相同构造的记忆单元。9.如申请专利范围第8项之半导体记忆装置,其更包含有:第二记忆体阵列,具有与上述程式电路相同构造,且形成于与上述第一记忆体阵列不同区域上,并具有每一单元均储存一位元资料的多数个第二记忆单元,其中,上述第一记忆体阵列区域的位址空间和上述第二记忆体阵列的位址空间,系预先以不会相互重叠的方式而固定设置。10.如申请专利范围第8项之半导体记忆装置,其中,上述第一记忆单元及上述程式电路的记忆单元之各个,均系由具有浮闸的层叠型场效电晶体所构成。11.如申请专利范围第10项之半导体记忆装置,其中,上述第一记忆单元和上述程式电路之记忆单元的构造系互相不同。12.如申请专利范围第8项之半导体记忆装置,其更包含有:第一控制电路,对应上述第一记忆体阵列所配置,用来控制上述第一记忆体阵列的第一记忆单元之写入、读出及抹除;以及第二控制电路,对应上述程式电路所配置,用来控制上述程式电路的记忆单元资料之写入、读出及抹除;其中,对于上述第一控制电路的上述第一记忆单元所做的写入及抹除中之至少一方的动作、和对于上述第二控制电路的上述程式电路的记忆单元所做的写入及抹除中之至少一方的动作系互相不同。13.如申请专利范围第8项之半导体记忆装置,其中,上述程式电路的记忆单元系储存固定地设定内部电路状态的资讯。14.如申请专利范围第8项之半导体记忆装置,其中,上述程式电路的记忆单元系储存不良单元和冗余记忆单元之间的取代有无及不良位址。图式简单说明:图1为显示根据本发明的第一实施形态的半导体记忆装置中主要部架构之示意图。图2为显示根据本发明的第一实施形态的半导体记忆装置中记忆单元的位址空间分配之示意图。图3为显示根据本发明的第一实施形态的二値模式记忆单元及多値模式记忆单元的构造之示意图。图4A及4B均为显示在非挥发性记忆体单元中将电子注入于浮闸中的动作态样之示意图。图5A及5B均为显示在非挥发性记忆体单元中将电子抽取自浮闸中的动作态样之示意图。图6为显示图1所示的第一及第二控制电路的架构之示意图。图7为显示本发明的第一实施形态的变形例的架构之示意图。图8为显示根据本发明的第二实施形态的半导体记忆装置中主要部架构之示意图。图9为显示图8所示的不良位址程式电路的架构某一例之图式。图10为显示图9所示的层叠闸型场效电晶体的程式部的架构某一例之图式。图11为显示本发明的第二实施形态的变形例的架构之示意图。图12为显示先前的非挥发性记忆单元的剖面构造之示意图。图13为显示先前的非挥发性记忆单元中临限电压分布之示意图。图14为显示先前的非挥发性多値记忆单元中临限电压分布之示意图。 |
