| 主权项 |
1.一种使用VITAL资料库(Library)对内嵌式记忆体元件进行时序延迟回馈模拟之方法,该方法至少包含下列步骤:(1)在该VITAL资料库中定义该内嵌式记忆体之位元路径资料型别(VitalPathType);(2)在该VITAL资料库中定义该内嵌式记忆体之位元阵列路径资料型别(VitalPathArrayTyp);(3)重新定义该VITAL资料库中之讯号误差(glitch)处理程序(VitalGlitch),以便针对该位元阵列中每一个该位元之讯号误差进行模拟;(4)重新定义该VITAL资料库中之路径延迟(path delay)处理程序(VitalPathDelay),以便针对该位元阵列中每一个该位元之路径延迟进行模拟;且(5)使用该讯号误差处理程序与该路径延迟处理程序对该内嵌式记忆体进行时序延迟回馈模拟。2.如申请专利范围第1项之方法,其中可使用叠加技术,对具有该位元阵列的该内嵌式记忆体进行路径延迟的叠加,而定义该路径延迟处理程序。3.如申请专利范围第1项之方法,其中藉着定义上述位元阵列路径资料型别,可在该VITAL环境下处理具有线性资料结构之一组阵列状资料或讯号。4.如申请专利范围第1项之方法,其中上述定义该VITAL资料库中之讯号误差处理程序,可重新定义该VITAL资料库中相关讯号、变数与常数元件的识别名称、资料型别与初始値,以变更该VITAL设计之功能。5.一种使用VITAL资料库(Library)对内嵌式记忆体元件进行时序延迟回馈模拟之方法,该方法至少包含下列步骤:(1)在该VITAL资料库中定义该内嵌式记忆体之位元路径资料型别(VitalPathType),其中该位元路径资料型别为记录资料型别(record type);(2)在该VITAL资料库中定义该内嵌式记忆体之位元阵列路径资料型别(VitalPathArrayTyp),其中该位元阵列路径资料型别为阵列资料型别(array type),且具有复数个阵列状之该位元路径资料型别;(3)重新定义该VITAL资料库中之讯号误差(glitch)处理程序(VitalGlitch),以便针对该位元阵列中每一个该位元之讯号误差;(4)重新定义该VITAL资料库中之路径延迟(path delay)处理程序(VitalPathDelay),以便针对该位元阵列中每一个该位元之路径延迟进行模拟;且(5)使用该讯号误差处理程序与该路径延迟处理程序对该内嵌式记忆体进行时序延迟回馈模拟,其中更包括下列步骤:进行单体(Entity)部份的宣告,以便对该内嵌式记忆体之该位元阵列的输出、输入讯号进行定义;进行架构(Architecture)描述,以便描述该内嵌式记忆体之模拟电路的行为特性(behavior)、资料流(dataflow)与结构特性(structure);进行连线延迟(wire delay)程序,以形成该位元阵列之连线延迟模拟;进行时序检查(timing check)函式,以检查该位元阵列之时序;定义该模拟电路之功能(functionality);进行该路径延迟程序(VitalPathDelay),以形成该模拟电路之该时序延迟回馈模拟。6.如申请专利范围第5项之方法,其中可使用叠加技术,对具有该位元阵列的该内嵌式记忆体进行路径延迟的叠加。7.如申请专利范围第5项之方法,其中藉着定义上述位元阵列路径资料型别,可在该VITAL环境下处理具有线性资料结构之一组阵列状资料或讯号。8.如申请专利范围第5项之方法,其中上述定义该VITAL资料库中之讯号误差处理程序,可重新定义该VITAL资料库中相关讯号、变数与常数元件的识别名称、资料型别与初始値,以变更该VITAL设计之功能。9.如申请专利范围第5项之方法,其中进行上述单体(Entity)部份的宣告时,需定义相关的特性参数(generic),以便针对具该位元阵列之该内嵌式记忆体进行模拟。10.如申请专利范围第5项之方法,其中进行上述单体部份的宣告时,可定义该内嵌式记忆体其位址滙流排(XADR与YADR)、可写入讯号埠(SE)与可读取讯号埠(OE)。图式简单说明:第一图为电路逻辑方块图,显示静态随机存取记忆体(SRAM)之资料滙流排与位址滙流排;第二图为方法流程图,显示根据本发明重新定义VITAL资料库中处理路径延迟的VitalPathDelay程序之步骤;及第三图为方法流程图,显示根据本发明方法在VITAL规格下,对内嵌式记忆体进行时序延迟回馈模拟之步骤。 |
