| 主权项 |
1.一种用来保护高频射频积体电路以避免静电放电伤害的装置,包含有:至少有一个静电放电装置在输入/输出埠内;以及至少一个变抗器-电感电容槽。2.如申请专利范围第1项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中该变抗器-电感电容槽包含至少一个具反向偏压二极体的变抗器。3.如申请专利范围第1项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中该变抗器-电感电容槽包含一个具晶片式电感器的电感器。4.如申请专利范围第1项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中该变抗器-电感电容包含一个具结合-电线电感器的电感器。5.如申请专利范围第1项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中该变抗器-电感电容槽在该射频积体电路之运转频率共振。6.如申请专利范围第1项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中复数个变抗器-电感电容槽被堆叠,并与该静电放电装置串联。7.如申请专利范围第1项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中复数个静电放电装置被分隔,每一个静电放电装置和一个变抗器-电感电容槽串联。8.一种用来保护高频射频积体电路以避免静电放电伤害的装置,包含有:一P型二极体;一第一变抗器-电感电容槽电路,以串联方式连结至该P型二极体;一第二变抗器-电感电容槽电路,以串联方式连结至该第一变抗器-电感电容槽电路;以及一N型二极体,以串联方式连结至该第二个变抗-电感电容槽电路。9.如申请专利范围第8项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中该第一变抗器-电感电容槽电路包含至少一个变抗器-电感电容槽,并且该第二变抗器-电感电容槽电路包含至少一个变抗器-电感电容槽。10.如申请专利范围第8项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中该第一变抗器-电感电容槽电路包含复数个变抗器-电感电容槽和该第二变抗器-电感电容槽电路包含复数个变抗器-电感电容槽。11.一种用来保护高频射频积体电路以避免静电放电伤害的装置,包含有:一第一变抗器-电感电容槽电路;一P型二极体,以串联方式连结至该第一变抗器-电感电容槽电路;一N型二极体,以串联方式连结至该P型二极体;以及一第二变抗器-电感电容槽电路,以串联方式连结至该N型二极体。12.如申请专利范围第11项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中该第一变抗器-电感电容槽电路包含至少一个变抗器-电感电容槽,并且该第二变抗器-电感电容槽电路包含至少一个变抗器-电感电容槽。13.如申请专利范围第11项之用来保护高频射频积体电路以避免静电放电伤害的装置,其中该第一变抗器-电感电容槽电路包含复数个变抗器-电感电容槽,并且该第二变抗器-电感电容槽电路包含复数个变抗器-电感电容槽。14.一种用来保护高频射频积体电路以避免静电放电伤害的装置,包含有:一第一静电放电保护电路,具复数个串联的P型二极体电路段,每个P型二极体电路段包含一个变抗器-电感电容槽,并以串联方式连结至一个P型二极体;以及一第二静电放电保护电路,以串联方式连结至该第一静电放电保护电路,此第二静电放电保护电路具复数个串联的N型二极体电路段,每个N型二极体电路段包含一个N型二极体,并以串联方式连结至一个变抗器-电感电容槽。图式简单说明:第一图为一个传统二阶段静电放电保护电路的结构示意图。第二图为一个含有反向偏压二极体和一个VDD到VSS电源线间箝制电路之传统静电放电保护装置的结构示意图。第三图为一个传统之分布式的静电放电保护装置的结构示意图。第四图为一个含有一堆叠的反向偏压二极体和VDD到VSS电源线间箝制电路之传统静电放电保护装置的结构示意图。第五图为根据本发明之静电放电保护装置的第一个实施例。第六图为根据本发明之静电放电保护装置的第二个实施例。第七图为根据本发明之静电放电保护装置的第三个实施例。第八图为根据本发明之静电放电保护装置的第四个实施例。第九图为根据本发明之静电放电保护装置的第五个实施例。第十图为根据本发明之静电放电保护装置的第六个实施例。第十一图为根据本发明之静电放电保护装置的第七个实施例。第十二图为根据本发明之静电放电保护装置的第八个实施例。 |
