| 发明名称 | 包括每个有浮动栅和控制栅极的MOS晶体管的半导体存储器 | ||
| 摘要 | 一种半导体存储器件包括多个存储单元(MC)，多个局部位线(LBL)，全局位线(WGBL，RGBL)，第一开关元件(SEL)，和保持电路(60)。存储单元(MC)包括第一(MT)和第二MOS晶体管(ST)。第一MOS晶体管(MT)具有电荷积聚层(150)和控制栅极(170)。第二MOS晶体管(ST)具有连接到第一MOS晶体管(MT)的电流通路的一端的其电流通路的一端。局部位线(LBL)连接第一MOS晶体管(MT)的电流通路的另一端。第一开关元件(SEL)在局部位线(LBL)和全局位线(WGBL，RGBL)之间连接。保持电路(60)连接到全局位线(WGBL，RGBL)，并且保存待写入到存储单元(MC)中的数据。 | ||
| 申请公布号 | CN1540759A | 申请公布日期 | 2004.10.27 |
| 申请号 | CN200410003680.9 | 申请日期 | 2004.02.05 |
| 申请人 | 株式会社东芝 | 发明人 | 梅沢明;长谷川武裕 |
| 分类号 | H01L27/105;H01L27/115;H01L29/78;H01L29/788;H01L23/52 | 主分类号 | H01L27/105 |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 付建军 |
| 主权项 | 1.一种半导体存储器件，其特征在于包括：多个存储单元(MC)，每个存储单元包括具有电荷积聚层(150)和控制栅极(170)的第一MOS晶体管(MT)，以及其电流通路的一端连接到第一MOS晶体管(MT)的电流通路的一端的第二MOS晶体管(ST)；多个局部位线(LBL0，LBL1)，每个局部位线连接第一MOS晶体管(MT)的电流通路的另一端；全局位线(WGBL，RGBL)，局部位线(LBL)的两个或多个共同地连接到其上；第一开关(SEL)元件，其在局部位线(LBL)和全局位线(WGBL，RGBL)之间连接；以及保持电路(60)，其连接到全局位线(WGBL)并且保存待写入到存储单元(MC)中的数据。 | ||
| 地址 | 日本东京都 | ||