| 主权项 |
1.一种功率放大器积体电路,其包含:一基板;一散热槽,用来散热;一电晶体,设置于该基板上,该电晶体包含一集极、一基极、及至少一射极(emitter);以及一射极电极(emitter electrode),直接电连接于该散热槽及该射极。2.如申请专利范围第1项所述之功率放大器积体电路,其中该电晶体系一异质接面双级电晶体(heterojunction bipolar transistor,HBT)。3.如申请专利范围第1项所述之功率放大器积体电路,其中该射极包含一金属化薄层(metallization layer)。4.如申请专利范围第1项所述之功率放大器积体电路,其中该射极电极系一覆晶凸块(flip-chip bump)。5.如申请专利范围第4项所述之功率放大器积体电路,其中该电晶体系夹在该散热槽与该基板中间。6.如申请专利范围第1项所述之功率放大器积体电路,其中该射极电极系一穿透于该基板之背面穿孔(backside via)7.如申请专利范围第6项所述之功率放大器积体电路,其中该基板系夹在该散热槽及该电晶体中间。8.如申请专利范围第1项所述之功率放大器积体电路,其包含一个以上的射极,而射极之间系藉由一金属化薄层相互连接。9.如申请专利范围第1项所述之功率放大器积体电路,其中该射极系经由该射极电极及该散热槽接地。10.如申请专利范围第1项所述之功率放大器积体电路,其中该散热槽系一金属薄层。11.如申请专利范围第1项所述之功率放大器积体电路,其中复数个电晶体及射极电极系以阵列的方式排列以形成一可提供特定功能之装置。12.如申请专利范围第1项所述之功率放大器积体电路,其中该基板系一砷化镓基板。13.一种用来制作一散热式功率放大器积体电路之方法,其包含:提供一基板;提供一散热槽,用来散热;在该基板上形成一电晶体,该电晶体包含一集极、一基极、及至少一射极;以及将一射极电极直接连接至该散热槽及该射极。14.如申请专利范围第13项所述之方法,其中在该基板上形成该电晶体包含:将一金属化薄层设置于该基板上以形成该射极;设置一第二金属化薄层以使射极之间系藉由该第二金属化薄层相互连接。15.如申请专利范围第13项所述之方法,其另包含:将该射极经由该射极电极与该散热槽接地。16.如申请专利范围第13项所述之方法,其另包含:将复数个电晶体及复数个射极电极以阵列的方式排列以形成一可提供特定功能之装置。17.一种功率放大器积体电路,其包含:一基板;一导电层;一电晶体,形成于该基板上,该电晶体包含一集极、一基极、及一射极;以及一凸块,直接设置于该射极上,用来将该射极连接至该导电层以作为散热之用。18.如申请专利范围第17项所述之功率放大器积体电路,其中该电晶体系夹在该导电层及该基板中间。19.如申请专利范围第17项所述之功率放大器积体电路,其中该射极系经由该导电层接地。20.如申请专利范围第17项所述之功率放大器积体电路,其中该导电层系一金属层。21.一种功率放大器积体电路,其包含:一基板;一电晶体,设置于该基板上,该电晶体包含一集极、一基极、及一射极,该射极包含一加大射极(enlarged emitter),其系设置于该集极及该基极之侧面;一散热槽,用来散热;以及一覆晶凸块(flip chip bump),连接于该散热槽及该射极之加大射极。22.如申请专利范围第21项所述之功率放大器积体电路,其中该射极系经由该覆晶凸块及该散热槽接地。23.一种功率放大器积体电路,其包含:一基板;一电晶体,设置于该基板上,该电晶体包含一集极、一基极、及一射极,该射极包含一加大射极(enlarged emitter),其系设置于该集极及该基极之侧面;一散热槽,用来散热;以及一穿孔(via),连接于该散热槽及该射极之加大射极,该穿孔系穿透于该加大射极所在于该基板上的位置。24.如申请专利范围第23项所述之功率放大器积体电路,其中该射极系经由该穿孔及该散热槽接地。图式简单说明:图一为本发明最佳实施例中一异质接面双级电晶体功率放大器之平面图。图二为图一异质接面双级电晶体功率放大器运作时之示意图。图三为图一中异质接面双级电晶体功率放大器沿着图一中之切线3-3的剖面图。图四为本发明第二实施例异质接面双级电晶体功率放大器之示意图。图五为图四中异质接面双级电晶体功率放大器沿着图四中之切线5-5的剖面图。 |
