数位式频率合成器之硬体架构与递回演算法

摘要

本创作系在提供一种有关数位式频率合成器之硬体架构与递回演算法，尤特指称藉由递回三角函数运算式所完成的直接数位式频率合成器(DDFS)的演算法，其硬体架构系用一个记忆元件来储存等份(Slice)较大时相对应的－sinβ及cosβ值，再用一个计数器来做修正的动作，当决定了输出弦波频率后，即将相对的等份(Slice)及－Beta值输入到电路中，再经由递回演算式，将正确的弦波频率计算出来，为其特征。

主权项

1.一种数位式频率合成器之递回演算法,主要是使用一个记忆元件来储存等份较大时相对应的-sin及cos値,再使用一个计数器来做修正的动作,当决定了输出弦波频率后,即将相对的等份及-Beta値输入到电路中,再经由乘法器、加法器、暂存器之递回关系式,计算出正确的弦波频率。2.如申请专利范围第1项所述之数位式频率合成器之硬体架构,其中记忆元件包括记忆体与多工器。3.如申请专利范围第1项所述之数位式频率合成器之递回演算法,其中递回关系式为:图式简单说明:第一图:系传统的直接数位式频率合成器之流程图。第二图:系本发明应用在无线通讯产品的基本电路图。第三图:系本发明递回演算法之硬体架构图。第四图:系本发明演算sin与cos之等份示意图。第五图:系本发明演算法Slice=30的模拟结果示意图。第六图:系本发明演算法Slice=8的模拟结果示意图。