| 主权项 |
1.一种用来消除一滙流排上所传送之原始时脉讯号(clock signal)中的杂讯之抗杂讯时脉讯号电路,其包含:一连接导线组,其包含该滙流排及一沿着该滙流排设置之导线,该原始时脉讯号系输入于该滙流排之第一端,该导线之第一端系连接于一参考电压;以及一电压侦测电路,电连接于该连接导线组中该滙流排及该导线之第二端,用来依据该滙流排及该导线之第二端上之电位差输出一修正时脉讯号。2.如申请专利范围第1项所述之抗杂讯时脉讯号电路,其中该导线系平行于该滙流排。3.如申请专利范围第1项所述之抗杂讯时脉讯号电路,其中该参考电压系产生自一参考电路。4.如申请专利范围第3项所述之抗杂讯时脉讯号电路,其中该参考电路系包含一第一电阻及一串接于该第一电阻之第二电阻,该第一电阻之第一端系连接于一第一电压,该第二电阻之第一端系连接于一第二电压,该导线之第一端系连接于该第一电阻之第二端以及该第二电阻之第二端。5.如申请专利范围第1项所述之抗杂讯时脉讯号电路,其中该电压侦测电路包含一运算放大器(operational amplifier)。6.如申请专利范围第1项所述之抗杂讯时脉讯号电路,其中该原始时脉讯号系产生自一主控器(busmaster)。7.如申请专利范围第6项所述之抗杂讯时脉讯号电路,其中该主控器为一南桥电路。8.如申请专利范围第6项所述之抗杂讯时脉讯号电路,其中该主控器为一键盘控制器(keyboard controller,KBC)。9.如申请专利范围第1项所述之抗杂讯时脉讯号电路,其中该修正时脉讯号系输出至一从控器(busslave)。10.如申请专利范围第9项所述之抗杂讯时脉讯号电路,其中该从控器为一记忆体模组。11.如申请专利范围第9项所述之抗杂讯时脉讯号电路,其中该从控器为一时序产生器(clock generator)。12.如申请专利范围第9项所述之抗杂讯时脉讯号电路,其中该从控器为一周边装置(peripheral device)。13.如申请专利范围第1项所述之抗杂讯时脉讯号电路,其中该滙流排为一SMBUS(smart bus)。14.一种用来消除一滙流排上所传送之原始时脉讯号(clock signal)中的杂讯之抗杂讯时脉讯号电路,其包含:一连接导线组,其包含该滙流排及至少一沿着该滙流排设置之导线,该原始时脉讯号系输入于该滙流排之第一端,而每一该导线之第一端系连接于一参考电压;一电压算术平均器,该电压算术平均器之输入端系电连接于每一该导线之第二端,用来计算所有该导线之第二端上电压之算术平均电压;以及一电压侦测电路,电连接于该连接导线组中该滙流排之第二端及该电压算术平均器之输出端,用来依据该滙流排之第二端及该电压算术平均器之输出端上之电位差输出一修正时脉讯号。15.如申请专利范围第14项所述之抗杂讯时脉讯号电路,其中每一该导线系平行于该滙流排。16.如申请专利范围第14项所述之抗杂讯时脉讯号电路,其中该至少一沿着该滙流排设置之导线系沿该滙流排设置二分列于该滙流排两侧之导线。17.一种用来消除一滙流排上所传送之原始时脉讯号中的杂讯之方法,该方法包含:将该原始时脉讯号输入于该滙流排之第一端;沿该滙流排设置一导线,该导线之第一端系连接于一参考电压;以及于该滙流排之第二端上之电压高于该导线之第二端上之电压时,输出一修正时脉讯号。18.如申请专利范围第17项所述之方法,其中该导线系平行于该滙流排。19.如申请专利范围第17项所述之方法,其中该滙流排为一SMBUS。20.如申请专利范围第17项所述之方法,其中该原始时脉讯号系产生自一主控器,而该修正时脉讯号系输出至一从控器。21.一种用来消除一滙流排上所传送之原始时脉讯号中的杂讯之方法,该方法包含:将该原始时脉讯号输入至该滙流排之输出端;沿该滙流排设置至少一导线,其中每一该导线之输入端系连接于一参考电压;计算所有该导线之输出端上电压之算术平均电压;以及于该滙流排之输出端上之电压高于该算术平均电压时,输出一修正时脉讯号。22.如申请专利范围第21项所述之方法,其中每一该导线系平行于该滙流排。23.如申请专利范围第21项所述之方法,其中该沿该滙流排设置至少一导线系沿该滙流排设置二分列于该滙流排两侧之导线。图式简单说明:图一为习知一原始时脉讯号CLKorg及原始时脉讯号CLKorg于被传送的过程中承受了杂讯后所形成之杂讯时脉讯号CLKno之波形图。图二为本发明一组内含两条平行导线之连接导线组之示意图。图三为本发明之一实施例中一抗杂讯时脉讯号电路之功能方块图。图四为图三所显示之抗杂讯时脉讯号电路中各讯号之波形图。图五为本发明之另一实施例中一抗杂讯时脉讯号电路之功能方块图。 |
