| 主权项 |
1.一种半导体储存装置,其包含: 数个形成于一半导体基板表面上或其上方之记忆 体晶胞; 数个形成于该半导体基板表面上或其上方之字元 导线,该等字元导线之每一者系连接于某些记忆体 晶胞,并于应用一选择信号于该字元导线时,选择 连接于该字元导线之记忆体晶胞; 数个设置于一第二布线层之位元导线,该第二布线 层系位于设置该等字元导线之一第一布线层上,该 等位元导线系沿跨该等字元导线之一方向延伸,该 等位元导线中之每一者系连接于某些记忆体晶胞, 并系施加以一自藉由该字元导线选择之该记忆体 晶胞读取之一信号; 数个信号布线导线,该等信号布线导线系与该等位 元导线部份地重置且系设置于位于该第二布线层 上之一第三布线层;以及 一设置于一第四布线层之传导屏蔽层,该第四布线 层系位于该等第二及第三布线层间,于该传导屏蔽 层内,其包括一该等位元导线于一区域,该区域包 括沿垂直于该半导体基板表面之一方向观之,该等 位元导线与该等信号布线导线系彼此重置之一区 域,开孔系穿过该传导屏蔽层而形成于未设置该等 位元导线之地区。 2.如申请专利范围第1项所述之半导体储存装置,其 中该等开孔系设置于未与该等信号布线导线重置 之区域。 3.如申请专利范围第1项所述之半导体储存装置,其 更包含形成于该半导体基板上或其上方之一电源 布线导线与一接地布线导线,其中该屏蔽层系连接 于该电源布线导线或该接地布线导线。 4.如申请专利范围第2项所述之半导体储存装置,其 更包含形成于该半导体基板上或其上方之一电源 布线导线与一接地布线导线,其中该屏蔽层系连接 于该电源布线导线或该接地布线导线。 5.如申请专利范围第1项所述之半导体储存装置,其 更包含一形成于该半导体基板上或其上方之一固 定电压产生器,其中藉由该固定电压产生器产生之 一固定电压系施加于该屏蔽层。 6.如申请专利范围第2项所述之半导体储存装置,其 更包含一形成于该半导体基板上或其上方之一固 定电压产生器,其中藉由该固定电压产生器产生之 一固定电压系施加于该屏蔽层。 7.一种半导体储存装置,其包含: 数个形成于一半导体基板表面上或其上方之记忆 体晶胞; 数个形成于该半导体基板表面上或其上方之字元 导线,该等字元导线中之每一者系连接于某些记忆 体晶胞,并于应用一选择信号于该字元导线时,选 择连接于该字元导线之记忆体晶胞; 数个设置于一第二布线层之位元导线,该第二布线 层系位于设置该等字元导线之一第一布线层上,该 等位元导线系沿跨该等字元导线之一方向延伸,该 等位元导线中之每一者系连接于某些记忆体晶胞, 并系施加以一自藉由该字元导线选择之该记忆体 晶胞读取之信号; 数个信号布线导线,该等信号布线导线系跨该等位 元导线且系设置于一位于该第二布线层上之第三 布线层;以及 一对应于该等信号布线导线中之每一者设置之传 导屏蔽导线,该传导布线导线系设置于一第四布线 层,该第四布线层系位于该等第二及第三布线层间 ,且沿垂直于该半导体基板表面之一方向观之、该 传导屏蔽导线内包括一个对应信号布线导线。 8.如申请专利范围第7项所述之半导体储存装置,其 更包含形成于该半导体基板上或其上方之一电源 布线导线与一接地布线导线,其中该传导屏蔽导线 系连接于该电源布线导线或该接地布线导线。 9.如申请专利范围第7项所述之半导体储存装置,其 更包含一形成于该半导体基板上或其上方之一固 定电压产生器,其中藉由该固定电压产生器产生之 一固定电压系施加于该传导屏蔽导线。 图式简单说明: 第1图系根据本发明之第一实施例之半导体储存装 置之记忆体晶胞等效电路。 第2A及2B图系第一实施例之半导体储存装置之记忆 体晶胞之概略平面图。 第3图系第一实施例之半导体储存装置之记忆体晶 胞之横截面图。 第4图系显示第一实施例之半导体储存装置之第三 布线层及较高位准布线层之平面图。 第5图系显示根据第一实施例之变化实施例之半导 体储存装置之第三布线层及较高位准布线层之平 面图。 第6图系显示根据第二实施例之半导体储存装置之 第三布线层及较高位准布线层之平面图。 |
